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毕业设计（论文）开题报告 计算机科学与工程学院 计算机科学与技术专业 设计（论文）题目 具有Trace cache 的流水型Minisys CPU 的设计 学 生 姓 名 王冠华 学号 指 导 教 师 杨全胜 顾 问 教 师 教研室 主任 杨全胜 教学院长（教学系主任） 2012 年 3 月20 日 毕业设计（论文）开题报告 论文题目 具有Trace cache 的流水型Minisys CPU 的设计 一、选题背景和意义： 在x86 系列的CPU 流水线中,有接近一半的深度是耗费在了指令译码上的。对于一般的 顺序执行的程序而言，传统流水线CPU 的执行效率还是很好的，但是通常的实际应用程序多 伴有条件转移等跳转指令，而这种跳转类指令会对CPU 的执行效率产生很大影响。对于条件 转移指令而言，可以用分支预测技术来提高CPU 的执行效率，但其预测不可能达到100%的准 确率。对于流水线CPU 来说，如果预测失败，就要刷新流水线，这会抵消掉一部分流水线相 对于单周期或者多周期CPU 的性能优势。 对于任何程序，几乎可以说其绝大多数都是在循环体内。这是一个非常有用的特点：如 果某条指令要执行 1000 次，如果我们只译码一次，则就是把这一次的译码时间分摊到 1000 次的指令执行当中，基本上就可以忽略不计，这种方案就可以被称为“不译码执行”。 Trace cache 还可以实现0 周期条件转移。因为分支预测成功后，将从Trace cache 中直接 加载译码后的指令（Intel 称为微操作），这些指令译码无需耗时，则分支指令后续指令的跳转 和译码是无耗时的，在整个流水线内看起来与顺序执行指令无异。 Minisys CPU 是东南大学计算机学院研发出的RISC 32 位处理器。指令集采用MIPS 32 位指令集中的31 条，并且可以实现MIPS 典型的五级流水架构。但其对于分支跳转等指令的 执行只能通过刷新延时的方式来完成，执行效率不高。 本设计在 Minisys 单周期 CPU 的基础上，自行设计五级流水线架构，并自主设计符合 Minisys 的Trace cache 结构及相关算法，同时进一步研究如分支预测，乱序执行等提高CPU 执行效率的方案。 二、课题关键问题及难点： 1.Trace Cache 结构设计 Trace Cache 的设计主要包括：跟踪路径长度，路径跟踪数量，索引表建立，替换算法， 部分匹配判定，一致性保持，微指令填充机制，写策略。 跟踪路径的长度根据具体指令实现过程来定，一般而言较短的跟踪长度命中率较高。根 据跟踪路径长度限制，每条trace 最多只记录n 条指令，或者m 个基本块（即两条控制转移 指令之间的指令）。n 是 cache 行的最大长度，m 是分支预测的最大输出。这样，一条 Trace 就可以由起始地址和最多m-1 个分支输出来唯一确定。 路径跟踪的数量最初主要是根据超标量处理器的发射带宽来定的。对于一条流水线的 CPU 而言，则可以根据具体需要和实际允许跟踪缓存的窗口大小来确定。 替换算法有三种：块替换，LRU ，标记的部分替换。写策略有两种：写直达和写回法。 微指令填充机制有三种：块填充，指令填充，和带有标记的部分块填充。 设计难点在于首先对于跟踪缓存窗口大小的选择，cache 行的长度，路径跟踪数量的宽度。 其次是替换算法的选择，再者微指令在流水线内进行填充，需要对流水线有较大改动。而且 为了进一步提高CPU 执行效率，后续可能还需要加上高命中率的分支预测技术。 2.分支预测算法(选做) 最简单的动态分支预测策略是分支预测缓冲区(Branch Prediction Buff) 或分支历史表 (branch history table) 。相关的改进算法包括神经网络，模糊加权算法以及专门为trace cache 设计的Next trace prediction 等等。这里分支预测算法选择和分支预测器的实现，以及它与trace cache 的配合都是本设计后续提升过程中的