CPLD第2章.ppt

2.1 可编程逻辑器件的设计流程 图 2.1 HDPLD的设计流程 2.1.1 设计准备 设计准备过程主要是指在对可编程逻辑器件设计之前，首先要进行方案论证、系统设计和器件选择等工作。 对于设计人员首先要根据任务要求，如系统所完成的功能及复杂程度，对系统的工作速度、器件资源、成本和布线可行性等方面进行权衡，最终选择一个比较合理设计方案和合适的器件类型。 2.1.2 设计输入（Design Entry） 所谓设计输入是指设计者将所设计的系统或电路以开发软件要求的某种形式表示出来并送入计算机的过程。 设计输入通常有以下几种形式： 1.原理图输入方式 使用软件系统提供的元件库及各种符号和连线画出原理图，形成原理图输入文件。 使用场合：通常用在设计者对系统及各部分很熟悉的情况。 优点： 容易实现仿真，便于信号的观察和电路的调整。 缺点： 当系统功能较复杂时，原理图输入方式效率低。 2．硬件描述语言输入方式 硬件描述语言是用文本方式描述设计，它分为普通硬件描述语言和行为描述语言。 普通硬件描述语言有ABEL-HDD、CUPL等，它们支持逻辑方程、真值表、状态机等逻辑表达方式。 行为描述语言是目前常用的高层硬件描述语言，有VHDL和Verilog—HDL等，它们都已成为IEEE标准。 行为描述语言有许多突出的优点： ①语言与工艺的无关性，可以使设计者在系统设计、逻辑验证阶段便可确立方案的可行性； ②语言的公开可利用性，使它们便于实现大规模系统的设计； ③同时硬件描述语言具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间转换非常方便。因此，运用VHDL、Verilog—HDL硬件描述语言设计数字系统已是当前的趋势。 3．波形输入方式 波形输入主要用于建立和编辑波形设计文件以及输入仿真向量和功能测试向量。 使用场合：适合用于时序逻辑和有重复性的逻辑函数；系统软件可以根据用户定义的输入／输出波形自动生成逻辑关系。 波形编辑功能还允许设计者对波形进行拷贝、剪切、粘贴、重复与伸展，从而可以用内部节点、触发器和状态机建立设计文件，并将波形进行组合，显示各种进制的状态值，还可以通过将一组波形重叠到另一组波形上，对两组仿真结果进行比较。 2.1.3 设计处理 设计处理是应用CPLD设计的核心环节。在设计处理过程中，编译软件将对设计输入文件进行逻辑化简、综合和优化，并适当地用一片或多片器件自动地进行适配，最后产生编程用的编程文件。 设计处理主要包括以下五个内容： 1. 语法检查和设计规则检查 设计输入完成之后，在编译过程中首先进行语法检验，如检查原理图有无漏连信号线，信号有无双重来源，文本输入文件中关键串有无输错等各种语法错误，并及时列出错误信息报告供设计者修改；然后进行设计规则检验，检查总的设计有无超出器件资源或规定的限制并将编译报告列出，指明违反规则情况以供设计者纠正。 2．逻辑优化和综合 逻辑优化的目的是化简所有的逻辑方程或用户自建的宏，使设计所占用的资源最少。逻辑综合的目的是将多个模块化设计文件合并为一个网表文件，并使层次设计平面化(即展平)。 3．适配和分割 优化以后的逻辑要与器件中的宏单元和I／O单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计不能装入一片器件时，可以将整个设计自动划分(分割)成多块并装入同一系列的多片器件中去。 划分时应使所需器件数目尽可能少，同时应使用于器件之间通信的引脚数目最少。 4．布局和布线 布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑元件布局，并准确地实现元件间的互连。 5. 生成编程数据文件 设计处理的最后一步是产生可供器件编程使用的数据文件。对CPLD来说，是产生熔丝图文件，即JEDEC文件(电子器件工程联合会制定的标准格式，简称JED文件)，对于FPGA来说，是生成位流数据文件(Bitstream Generation)。 2.1.4 设计校验 设计校验过程包括功能仿真和时序仿真，这两项工作是在设计处理过程中间同时进行的。 功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。此时的仿真没有延