数字系统设计期末试卷参考答案(09级).docVIP

09级“数字系统设计”期末考试参考答案 填空（每空1分，共15分） 1 原状态 同步 2n 2、2 clk(EVENT AND clk=’1’ 通过电阻接到电源上 16 并行 翻转 m 、 单项选择题（每小题1分，共1分） 1-5：C、B、A、、A 6-10：B、A、C、、判断下列命题正误（每小题1分，共15分） 1-5：错、错、对、错、对 6-10：对、对、错、对、对 11-15：错、对、错、对、错 逻辑函数化，写出步骤（6分） 由函数式可画出卡诺图如下： CD AB 00 01 11 10 00 1 1 1 0 01 1 1 1 0 11 0 0 0 0 10 0 1 1 0 由卡诺图化简得：F= A(C(+A(D+B(D 卡诺图的循环码标识正确——1分；卡诺图中的“1”填写正确——1分；3个卡诺圈正确——3分；最简表达式正确——1分 按要求完成下列各题，并写出分析步骤（＝分） （12分）分析下面电路实现的逻辑功能，并判断能否自启动，写出分析步骤。 由逻辑电路图可写出各JK触发器的驱动方程（3分） J0=Q2(；K0=1； J1= K1=Q0； J2= Q1Q0；K2=(Q1Q0)( 三个JK触发器都受外部同一时钟的控制，也就是同步时序电路 将驱动方程代入JK触发器的特性方程Q*=JQ(+K(Q得各状态方程：（3分） Q0*= J0 Q0(+ K0( Q0= Q2(Q0(； Q1*= J1 Q1(+ K1( Q1= Q1(Q0+ Q1Q0(= Q1(Q0； Q2*= J2 Q2(+ K2( Q2= Q2( Q1Q0+ Q2 Q1Q0= Q1Q0； 且3个触发器都在CLK的下降沿到达时发生动作 设初态为000，列出状态转换真值表如下：（2分） CLK下降沿顺序 Q2 Q1 Q0 Q2* Q1* Q0* 0 0 0 0 0 0 1 1 0 0 1 0 1 0 2 0 1 0 0 1 1 3 0 1 1 1 0 0 4 1 0 0 0 0 0 上表中101、110、111没有出现，即是无效状态，由前面的状态方程可得，101、110、111的次态分别为：010、010、100——可以自启动（2分） 由状态转换真值表可知，该电路是一个同步五进制加法计数器，并且能够自启动。（2分） （1分） (=0进行复位，74HC194的Q3 Q2 Q1 Q01 M0=10，所以，每有一个时钟脉冲的上升沿，74HC194就右移移位，图中DSL与Q0取反相连，所以，右移的过程中，Q0移出后经取反从Q3进入，即，74HC194构成了一个4位的扭环形计数器，有效状态依次为0000、1000、1100、1110、1111、0111、0011、0001；8个有效状态循环输出。 状态转换图如下： 分析过程及状态转换图——6分； （2）由此，可画出Q3 Q2 Q1 Q0的波形图如下： 画波形图——6分 设计题：根据要求设计电路，写出设计步骤（15+15＝30分） （15分） (1)画出真值表 (3分) 其中，X,Y为被减数和减数，Bi为借位输入；D和BO分别为差和借位输出 BO的输出各1分 (2)写出逻辑表达式，并画出用逻辑门电路实现该功能的逻辑电路图。(4分)D=∑m(1,2,4,7)= X(Y(Bi+ X(YBi(+ XY(Bi(+ XYBi=X(Y(Bi BO=∑m(1,2,3,7)= X(Y(Bi+ X(YBi(+ X(YBi+ XYBi=X(Y+ X(Bi+YBi 画出逻辑电路图如下： 两个表达式各1分，电路图2分 (3)用VHDL语言编程描述这个一位的全减器。(8分) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY full_sub IS PORT ( x,y,bi: IN STD_LOGIC; d,bo: OUT STD_LOGIC); END full_sub; ——3分 ARCHITECTURE arch OF full_sub IS BEGIN d=x XOR y XOR bi; ——1分 bo=(NOT(x) AND y) OR (NOT(x) AND bi) OR (y AND bi); ——1分 END arch; ——结构体的框架1分 （分） 题目要求计数器模块——由于74HC161是同步预置数的计数器，故利用预置数控制端实现六进制计数，此时LD(的控制逻辑为：LD(=(Q2Q0)(，置入数据端接地（全0），并将复位信号置为无效，允许计数，即CR(、P、T均接高电平(控制逻辑2分，