SDRAM通用控制器的FPGA模块化设计.pdfVIP

维普资讯 栏目编辑I 韩汝水I SDRAM通用控制器的FPGA模块化设计 ModularizationDesignofUniversalControllerforSDRAMBasedonFPGA 天津大学精密仪器与光电子工程学院生物医学工程系 李尉 李智 摘要 ： 介绍 了一种 SDRAM通用控制器的FPGA模块化解决方案。 SDRAM控制逻辑复杂，命令种类多样，需 关键词： SDRAM控制器；FPGA；VHDL；状态机；仲裁机制 要周期性刷新操作、行列管理的等多重操作。 SDJ M 首先要进行初始化操作。在上 电 弓l言 后等待 10ons，至少执行1条空操作，然后对所 同步动态随机存储器(SDRAM)，在同一个 有页执行预充电操作，接着向各页发出两条刷 CPU时钟周期内即可完成数据的访 问和刷新， 新操作指令，最后执行SDRAM 工作模式的设 其数据传输速度远远大于传统的数据存储器 定LMR命令用来配置SDRAM工作模式寄存 (DRAM)，被广泛的应用于高速数据传输系统 器。SDRAM工作寄存器可以根据具体应用的 中。基于FPGA的SDRAM控制器，以其可靠 需要进行设置。 性高、可移植性强、易于集成的特点，已逐渐 初始后的SDRAM在得到了RAS、CAS、 取代了以往的专用控制器芯片而成为主流解决 WE的值后开始执行相应的命令。在对SDRAM 方案。然而，SDRAM复杂的控制逻辑和要求 进行读、写过程中，必须要先进行页激活ACT 严格的时序，成为开发过程中困扰设计人员主 操作，保证存储单元是打开的，以便从中读取 要因素，进而降低了开发速度 ，而且大多数的 地址或者写入地址，然后通过预充电PHC命令 基于FPGA的SDRAM控制器都是针对特定的 实现来关闭存储单元。在进行写操作时，内部 SDRAM芯片进行设计，无法实现控制器的通 的列地址和数据都会被寄存 ，而进行读操作 用性。本文介绍一种通用 SDRAM 控制器的 时 ，内部地址被寄存，数据的存储则发生在 图1SDRAM控制器 FPGA模块化解决方案。 CAS延迟时间(通常为1～3个时钟周期)后。最 的FPGA模块化设计 后，操作终止：当SDRAM顺次的进行读、写 责桑 SD 及其控锄过程 操作后，当到达到突发长度或者突发终止指令 BT出现时，SDRAM将终止其操作。 模块~lJJcSDRAM控韵器设计 在SDRAM控制器的FPGA实现方案中，采 用了FI~JA的自底向上的模块化设计思想，首 先分析顶层模块的功能，再将其功能分类细