《数字电子技术基础》课程设计-定时显示报警电路.doc

目录 摘要 I 1 概要 1 2 模块设计 3 2.1 时钟模块设计 4 2.2 计时模块 6 2.3 报警模块 8 2.4显示模块 9 2.5 总控模块 10 3 电路仿真 11 3.1 波形仿真 11 3.2 计数模块仿真 12 4 调试 13 5 心得体会 14 参考文献 15 摘要 可预置定时显示报警系统是生活中比较常见的定时报警系统，可以实现提前预置时间，并在到达指定时间时实现声音和光报警功能的电路。 本设计主要采用555定时器构成的多谐振荡器产生的方波信号驱动计时系统，而计时系统则采用74LS192为核心计数芯片，辅之以四输入与非门（74LS20）和两输入与非门(74LS00)完成电路的计时和停止以及为报警系统提供驱动。显示模块的译码器采用HCF4511，通过八段数码管显示。 关键字：可预置、定时显示、控制报警系统、预置电路 1 概要 可预置的定时显示报警电路是我们设计的一种可以进行预置定时的报警电路，其中最开始可以进行预置报警时间，然后该电路进行计时，直到时间结束，进行光或声报警（本电路中选取的是光报警）。 可预置的定时显示报警电路需要有计时电路，在此其中所主要的计时芯片则是74LS192，因此以下则对其做一个简单介绍： TTL集成计数十六进制同步加法计数器在前面已经作就是一个集成十六进制同步加法计数器,考虑到使用的灵活与方便比的在功能上有所增强,同时也附加了一些控制电路的逻辑电路框图如图所示功能表见表 图1.1 74LS192逻辑电路框图 图1.2 74LS192引脚示意图 表1.1 74LS192的功能表 MR PL CPU CPD 功能 H X X X 清零 L L X X L H H H L H H L H H 根据功能表的功能说明如下: (1)异步清0功能(2) 192的预置是异步的。当置入控制端为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（P0～P3）相一致的状态。 (3) 192的计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD、CPU上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。 (4)加计数功能正常计数时使=0，CPD=1，此时在CP的上升边的作用下计数器对 CP 的个数进行加法计数当计数到输出 Q3Q2Q1Q0为 1111 时=1，TCu=1的时间是从Q3Q2Q1Q0为1111时起到Q3Q2Q1Q0状态变化时止(5)加计数功能正常计数时使=0，CPU=1，此时在CP的上升边的作用下计数器对 CP的个数进行计数当计数到输出 Q3Q2Q1Q0为 时 =1，TC=1的时间是从Q3Q2Q1Q0为时起到Q3Q2Q1Q0状态变化时止 2.1 时钟模块设计 该模块是为全电路提供一个公共的时钟脉冲信号，保持一致的工作步伐，因而我们使用555定时器所构成的多谐振电路来进行发出时钟脉冲。555定时器内部比较器灵敏度较高，而且采取差分电路形式，用555定时器组成的多谐振振荡器的振荡频率受电源电压和温度变化的影响很小。 555定时器是一种集模拟、数字于一体的中规模集成电路，其应用极为广泛。它不仅用于信号的产生和变换，还常用于控制和检测电路中。 本模块采用555定时器构成的多谐振荡器来产生矩形脉冲信号，具体电路 如图（2.1）。其中利用二极管的单向导电性，充电回路经、电位器上部、二极管到电容，放电回路经、，下半部分为。则： 电容器C充电所需时间为： 电容器C放电所需时间为： 所以，脉冲周期时间为： 振荡周期为： 占空比达到50%时，= 。所以有： = 又需脉冲周期为1秒， 所以=10uf，T=1s,R=150K,故设计===50K。 为了防止输出电压达不到要求，这里在输出级接一个运算放大器，但是在选择参数时要注意不能将低电平信号过度放大导致低电平变成高电平。 图（2.1）时钟产生电路 2.2 计时模块 该模块电路是本设计的核心部分，需要拥有强大和稳定的计时功能。因此本小组选用74LS192计时芯片作为其主要的计时芯片。一则是因为它拥有着完整的计时功能，可以方便快捷地提供各式各样的计时功能。二则这是一款我们在数字系统设计中所常用的芯片，市场上随处可见，而并不是我们在网上所找到的什么所谓的“傻瓜”芯片，这样就更加增强了我们电路的拓展性能。 74LS192芯片的介绍已在前面进行了详细的介绍，在此就不再赘述。另外，在此计时模块中，要求的是一个可预置时间的减法计数器需要做到一个三