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第 7 章 VHDL 的描述风格
从前面几章的叙述可以看出 VHDL 的结构体具体描述整个设计实体的逻辑功能 对 于所希望的电路功能行为 可以在结构体中用不同的语句类型和描述方式来表达 对于相 同的逻辑行为 可以有不同的语句表达方式 在 VHDL 结构体中 这种不同的描述方式 或者说建模方法 通常可归纳为行为描述 RTL 描述和结构描述 其中 RTL寄存器传 输语言描述方式也称为数据流描述方式 VHDL 可以通过这三种描述方法 或称描述风 格 从不同的侧面描述结构体的行为方式
在实际应用中 为了能兼顾整个设计的功能 资源 性能几方面的因素 通常混合使 用这三种描述方式
§ 7.1 行为描述
如果 VHDL 的结构体只描述了所希望电路的功能或者说电路行为 而没有直接指明或 涉及实现这些行为的硬件结构 包括硬件特性 连线方式 逻辑行为方式 则称为行为风 格的描述或行为描述 行为描述只表示输入与输出间转换的行为 它不包含任何结构信息 行为描述主要指顺序语句描述 即通常是指含有进程的非结构化的逻辑描述 行为描述的 设计模型定义了系统的行为 这种描述方式通常有一个或多个进程构成 每一个进程又包 含了一系列顺序语句 这里所谓的硬件结构 是指具体硬件电路的连接结构 逻辑门的组 成结构 元件或其它各种功能单元的层次结构等
试比较以下两例的描述风格 程序 7-1 是有异步复位功能的 8 位二进制加法计数器 的 VHDL 描述 程序 7-2 也是有异步复位功能的 8 位二进制加法计数器 但却是用 ABEL-HDL 语言来描述的
程序7-1
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY cunter_up IS
PORT(
reset, clock : IN STD_LOGIC;
counter : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
); END;
ARCHITECTURE behv of cunter_up IS
SIGNAL cnt_ff: UNSIGNED(7 DOWNTO 0); BEGIN
PROCESS (clock,reset,cnt_ff)
BEGIN
IF reset=1 THEN
cnt_ff = X00 ;
ELSIF (clock=1 AND clockEVENT) THEN
cnt_ff = cnt_ff + 1 ; END IF;
END PROCESS;
counter = STD_LOGIC_VECTOR(cnt_ff);
END ARCHITECTURE behv
程序7-2
MODULE counter_up
Clock ,reset, PIN ; Counter7..counter0 PIN ISTYPE COM ; Cnt_ff7..cnt_ff0 NODE ISTYPE REG ; Counter = [counter7..counter0];
Cnt = [cnt_ff7..cnt_ff0];
EQUATIONS
Cnt.CLK = clock ; Cnt.AR = reset ; Cnt := cnt.FB + 1 ; Counter = cnt ;
END counter_up
程序 7-1 和程序 7-2 是用两种不同的硬件描述语言描述的同一种器件 即具有异步 复位功能的 8 位二进制加法计数器
首先让我们来看程序 7-2 这是一个完整的 ABEL-HDL 程序 其中第四行语句明确 指出了计数器将由 8 个时序元件REG 即 8 个寄存器组成 而在第三行语句中的COM 标明了输出方式是组合逻辑方式 语句 cnt.CLK = clcok 也明确标明了内部器件的 连接方式 即将输入信号 CLK 与 cnt 中的 8 个触发器上的每一时钟输入端 clock 相 连 形成同步逻辑方式 而语句 cnt.AR = reset 的含义相同 即将复位信号线 reset 与 cnt 中的每一触发器的异步清零端 AR 相连 语句 cnt := cnt.FB + 1 中的
.FB 表示反馈线相连 将加 1 锁存后的值反馈回 cnt 的输入端
从程序 7-2 的程序不难看出 程序中一部分内容描述了输入输出的硬件方式 以及
完成计数功能的硬件方式 另一部分内容描述内部信号线的连接关系和连接方式 余下的
部分则是描述算法和信号传送方式 显然这种描述方式 与最低层的硬件结构关系很大 如果对组成有关的 PLD 器件内部结构不了解 或是不了解怎样连接才能构成一个计数器 则会对这样一个简单计数器的设计无从下手 问题就出在 ABEL 语言的语句描述方式与器 件结构
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