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深亚微米集成电路ESD 器件设计研究 李志国，岳素格，孙永姝 (北京微电子技术研究所 北京 100076) 摘要：本文结合SMIC-0.18um Silicide CMOS 工艺集成电路ESD 保护的需要，针对全芯片电源ESD 保护和一般I/O ESD 保护设计特点，展开对MOS 器件及二极管器件用于ESD 防护的设计研究。分别考察了NMOS 与PMOS 的静 电响应差异，研究了NMOS 设计参数和版图结构对ESD 性能的影响，讨论了不同尺寸和结构的二极管的ESD 防护 性能，以及栅极驱动NMOS 电路的防护性能。 关键词：集成电路；ESD ；器件；Q 值 中图分类号：TN406 文献标识码：A 在深亚微米工艺时代，ESD （静电放电）对集成电路造成的危害已经越来越显著。据统计，大 约40% 的集成电路失效都是由ESD 造成的[1-3]。先进工艺的采用更对ESD 设计提出了挑战[4-5]。 日以增长的ESD 问题，越来越引起设计者的重视，但是ESD 电路的设计往往是依赖经验的，缺乏 一定的设计规则指导。根据基本的设计规律，更宽的器件尺寸一般可以达到更好的效果，但是究竟 多大的尺寸可以达到理想的防护效果，器件的防护性能难以评估，必须要在流片后测试才能获得其 防护性能，这种设计—流片测试—修改设计—流片测试—再修改的设计方式，不仅增加了设计周期， 延迟了产品上市时间，也大大增加了设计成本。 基于 SMIC-0.18um CMOS 工艺，本文设计了一系列试验器件，包括不同尺寸、不同结构的二 极管，不同尺寸、不同结构的MOS 器件，考察二极管的结构和尺寸变化带来的ESD 保护性能的影 响，考察MOS 管的结构和尺寸变化对ESD 保护性能的影响，同时也研究了金属线的静电流泻放能 力，最后对栅极驱动NMOS 电路进行了讨论。 1.二极管设计研究 二极管是一种基本的 ESD 保护器件，因其正向放电能力强，占用面积小，寄生电容小，被广 泛应用于各类电路的静电保护设计中，包括射频电路的静电保护[6]。二极管常常被用作静电输入级 保护[7]、混合电压接口保护[8]、电源轨保护等结构中[9]。设计二极管关键在于保证电流均匀导通， 并且避免小尺寸二极管的反向导通。本部分设计了不同结构尺寸的二极管，研究二极管的设计规律。 1.1 二极管放电效率研究 分别设计了5 种二极管，结构示意图如图1 所示，试验结果显示在表1 中。 图1 二极管结构示意图 表1 二极管尺寸及结构 D1 D2 D3 D4 D5 尺寸（um ） 13×17 13×17×2 25 ×35 13×17×3 13×17 说明 基准器件 2 级并联 4 倍面积 3 级串联 网格型 失效电压（V ） 5500 8000 5500 6500 7500 2 24.9 18 6.29 9.8 33.9 Q （V/um ） D1 作为基准对比器件，其尺寸为 13×17，其版图为一个矩形结构，经试验，它的失效电压为 5500V，可以计算出该器件单位面积的失效电压为24.9 ，定义为ESD 保护器件的品质因子Q 。 D2 为D1 的两级并联结构，面积为后者的2 倍，失效电压大于8000 （超过测试量程），所以其 Q 值为大于18。 D1 简单放大为原来的4 倍面积即D3 ，其Q 值为6.29 。 D4 为D1 的三级串联，面积为后者3 倍，其Q 值为9.8 。 而 D5 采用了网格状的设计，相当于 12 个二极管的并联，总面积于D1 相当，其Q 值最高， 为33.9 。 显然，并联二极管的ESD 防护效果好，如D2 的Q 值高于 18，并且并联的越多效果越好，在 相同的面积下，12 个二极管的并联结构D5 的Q 值，已经高达33.9 。而串联效果差，浪费了大量面