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维普资讯 L—一设计 巾国集成 电路 China Integrated Circuit DLL的原理与实现 深圳大学EDA技术中心 李炎然 朱明程 摘要：随着FPGA的密度和规模越来越高，片内时钟分配的质量变得更为重要。那种传统的时钟树法不 再能够满足发展要求，这就需要新的时钟管理方法。延迟锁相环 (DLL)就是其中的一种。本文介绍了 DLL的功能、原理和应用技巧，并给出了具体设计实例。 随着FPGA芯片的密度和规模越来越高，片内 时钟分配的质量变得更为重要。时钟延时将直接影 响器件的性能，在大规模器件中，用传统的时钟树法 对时钟进行管理将变得很困难。在介绍DLL(Delay— LockedLoop)之前，本文简要介绍一下时钟树法是 怎么对时钟进行管理的。图 1所示，是典型的片上时 钟树分布图，一共有6级时钟。时钟的分布次序是先 垂直方向上进行时钟分布，然后再进行水平方向上 的。并且要求各级时钟的最长连接线长是4一mm。在 图1典型时钟树分布图 芯片的中间。第一级时钟用长为4一mm的匹配线驱 动2个第二级时钟，图中只画出上面部分。而下面部 同步。以前那种时钟树法将无法做到，这就需要先进 分没有画出。第二时钟用长为3-mm的匹配线驱动 的时钟管理方法。本文主要介绍Vi~ex系列的器件 4个第三级时钟，这样就完成垂直方向上的时钟分 为解决这一问题所提供的一种时钟管理方法—延迟 布。在水平方向上时钟分布与垂直方向上相同，每个 锁相环(DLL)电路。DLL技术能够实现零传输延迟， 第三级时钟驱动2个第四级时钟。而每个第四级时 使分布于整个器件的时钟引脚之间的偏差最小。这 钟驱动4个第五级时钟。最后每个第五时钟在水平 里所谓零传输延迟。是指前面的时钟信号经过若干 和垂直方向上驱动4个第六级时钟，每个第六级时 延时，能够达到与后面的时钟信号的同步，最终实行 钟在 1-mm范围内处理片上时钟。 传输的零延时。如图2所示，就是一个零传输延迟的 参考 时钟 1．延迟锁相环 (DLL)介绍 延迟 随着技术的发展和市场的需求．一般FPGA芯 信 号 片都要求能够工作在几十MHz以上。有的甚至能够 信号 工作在几百MHz。为了保证芯片的内部时钟和外部 时钟信号，在高速的数据交换和传输中保持精确的 图2零传输延迟示意图 ·基金项 目：国家自然科学基金重大资助项 目(No 521 z兰塑2■■■ http：／／www．cicmag．com 维普资讯 I川H l【】国集成电路 珏 f ■● China IntegratedC ircuit 0 。 例子。 ■ FPGA芯片内每个DLL能够驱动片内两个全局