实验一 正弦信号发生器.pdf

实验一 正弦信号发生器 本实验指导演示了一个简单的正弦信号发生器在 QuartusII 上的实现。通过这个实验， 旨在演示利用QuartusII 开发数字电路的基本流程和 QuartusII 软件的相关操作，并借此介绍 QuartusII 的软件界面。通过此实验开始逐步了解 SOPC 的硬件开发平台；开始学习系统设 计的全过程，重点掌握：模块配置、时序仿真和编译综合等主要环节。我们还针对 NiosII 的实验板，实现了本实验所示硬件模块的相关配置工作以及下载和实现。 实验条件： ALTERA DE Ⅱ开发实验平台 QuartusII 6.0 一、设计原理 下图所示为正弦信号发生器的结构，共由 4 个部分组成： VHDL 顶层设计 singt.vhd 6 位计数器（地 Sin 数据存储 址发生器） ROM 8 位 DAC 顶层文件 singt.vhd 在 FPGA 中实现两个部分： 1、6 位计数器产生地址信号； 2 、存储正弦信号（6bits 地址线，8bits 数据线）的 ROM ，由 LPM_ROM 模块实现， LPM_ROM 模块底层由 FPGA 的EAB 、ESB 或 M4K 来实现。 地址发生器的时钟频率 CLK 假设为 f0，这里我们设定的地址发生器为 6bit，则周期为 6 2 ＝64，所以一个正弦周期内可以采样 64 个点，DAC 后的输出频率 f 为： f f 0 / 64 我们可以如下生成 sin 数据以用于查找表，双、单极性 Sin(x)数据波形可如下： x = round （（sin （linspace （0,2*pi,64 ））+1 ）*127.5）； 1 所要得到的单极性信号波形。 二、实验步骤 1、工程创建 1.1 建立工程 进入 QuartusII 开发软件，选择 File ，点击New Project Wizard 。 2 弹出工程向导对话框，选择 Next 1.2 输入存放工程及其相关设计文件的文件夹： 指定“工程名”和工程对应的“顶层设计实体名”。这里我们将工程名和顶层设计实体 名都取作“lab1 ”，再点击Next 。(工程目录可以随意设置，但是必须是英文的目录，并且文 件名中不能出现空格，否则在工程编译时会出现错误。) 3 接下来点击 Add 将先期已经输入的设计文件（*.bdf；*.vhd；*.v 等）添加到工程中，这 里我们没有事先输入好的文件，因此不用添加，即使点击 Add All ，也没有文件可以加入。 接着点击 User Liberary Pathname 指定用户自定义元件库的路径，这里我们没有要用的 用户自定义元件库，也忽略跳过，直接进入下一步。 1.3 如有已经输入完毕的设计文件，我们可以参照下述方式建立新工程： 4 该文件已给出，在实验原始文件夹中； 打开此文件，正弦信号发生器的 VHDL 格式的设计文件已在文件框中； 5 对此文件做相应的编辑修改后点击 file-save as 存入新建立工程的目录下 此时会出现如下的提示，选择“是”，则开始了创建工程的步骤，如前所述； 6 指定目标器件： 实验所用的 Altera 套件为“CyclineII ”系列的“EP2C35F672C6 ”。在实际开发中，可 以通过查看核心板参考手册，或者直接观察核心板来获得所使用的器件具体型号。