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简易数字存储示波器制作一台用普通示波器显示被测波形的简易数字存储示波器，示意图如： 图1-1 简易数字存储示波器结构示意图 基本要求： 要求具有单次触发存储显示方式要求仪器输入阻抗大于100kΩ，垂直分辨率为32级/div，水平分辨率为20点/div要求设置0.2s/div、0.2ms/div、20μs/div三档扫描速度，0.1V/div、1V/div二档垂直灵敏度，仪器的频率范围DC～50kHz观测波形无明显失真，误差≤5%。触发电路采用内触发方式，要求上升沿触发、触发电平可调。增加连续触发存储显示方式增加双踪示波功能，能同时显示两路被测信号波形。增加水平移动扩展显示功能，要求存储深度增加一倍，并且能通过操作“移动” 键显示被存储信号波形的任一部分。垂直灵敏度增加0.01V/div档，以提高仪器的垂直灵敏度，并尽力减小输入短路时的输出噪声电压。其它。即以待测信号为门限，用计数器记录在此门限内的高频标准时钟脉冲数，从而确定待测信号的频率。适用于号的测量。 图2-2 系统方框图 理论分析与计算 采样速率 采样速率由FPGA的分频器控制，而分频器的分频数由单片机通过对输入信号频率的计算得到。即当要求每周期显示20个点时，分频器所需输出频率为f*20，当Auto显示时，我们采用默认的90个点，即分频器输出频率为f*90；为了使低频信号波形显示较为平滑，以每周期100点采样，此时分频器输出频率为f*100。 幅度程控 为使波形显示美观，不至于过大或过小，也为使峰峰值测量较为精确，我们设置了程控放大器放大倍数的自我调整。在系统初始化时，默认以无放大衰减状态采样，计算出峰峰值后通过所得值选定所需的放大倍数，从而控制CD4051的控制字。由于有时需显示两路波形，故我们选择输出峰峰值在1～2V之间，据此划分的各区间为： 0=vpp 0.08 0．08=vpp 0.15 0.15=vpp 0.4 0.4=vpp 1 放大25倍 放大9倍 放大5倍 放大2倍 1.0=vpp 2.0 2.0=vpp 4.0 4.0=vpp 8.0 8.0=vpp 10.0 无放大衰减 衰减2倍 衰减4倍 衰减5倍 主要功能电路及FPGA的设计 （一）、主要模块电路设计 数据采集模块 图4-1-1 数据采集模块电路图 测频信号前级处理电路 图4-1-2 测频信号前级处理电路图 D/A波形显示： 图4-1-3 D/A波形显示电路图 程控放大电路 图4-1-4 程控放大电路图 （二）、FPGA设计 1、可变分频模块 该模块由单片机写入分频系数，可实现对晶振信号40MHz的任意分频，由此控制采样速率。单片机首先通过测频测得A、B通道信号的频率，通过比较得到距其最近一档扫描频率，然后写入分频系数，得到对应与该档的抽样速率，从而实现水平分辨率的调整。 2、同步触发模块 该模块由单片机控制，当控制信号CS为0时，没有同步脉冲信号，停止向RAM中写入数据，此时显示的波形为以前存储的波形；；当CS为2时，同步信号为单步触发信号，当检测到一次触发时，即向RAM中写入一次数据，共1K个点，并在写的过程中屏蔽触发。；当CS为3时，由过零比较器将原始波形变为连续脉冲，作为将原始信号数据存入RAM的连续同步脉冲信号，当原始信号不变时，示波器显示的波形固定不变。此模块的输出simpos控制分频器以达到定时分频的功能来实现波形的同步。  程控放大模块 单片机首先以0.1v/div的档位对信号进行采样，通过采样值的范围和此时程控放大器的放大倍数计算得到当前信号适应的放大倍数，相应地向模块写入控制字，从而实现垂直分辨率的调整。 波形存储控制模块 该模块为RAM模块的写地址累加器，用于控制波形的存储。A1，A2为奇偶地址控制信号。写地址时，先写偶地址，存入通道一采样后的波形数据，后写奇地址，存入通道二采样后的波形数据。Sch为该地址累加器的累加信号。  5、波形显示控制模块 该模块为读地址累加器，同时从RAM中读出数据，并产生行扫描和列扫描数据。通过单片机写入分频器的值，控制波形显示扫描速率。也可以通过单片机写入累加器基地址，改变读出数据的起始位置，从而实现波形的左右平移。  7、光标显示控制模块 该模块由单片机写入两个光标的位置，通过控制横坐标扫描信号的停止时间来实现光标的显示。 系统软件的设计 系统设计流程图如下： 图5 软件流程图 测试数据与分析 总结分析与结论 在本设计中，我们较好地完成了示波器的各基本功能，可通过旋钮进行无极的对波形上下左右的移动，可通过旋钮或按键分别对波形的幅度进行调整。很好的实现了波形的连续触发和单次触发的功能。大大增加了题目要求的存储深度，每一路扩展至1k。同时可对DC~140KHz范围内波形进行频率和峰峰值测量。增加了光