计算机原理考研补习-2(03).ppt

* 第二章 存储子系统 2.1 半导体存储器逻辑设计 主要解决：芯片的选用、地址分配、片选逻辑、 信号线的连接 例1、用SRAM芯片（1K×4位/片）组成4KB存储器。地址总线A15～A0（低），双向数据总线D7～D0（低），读/写信号线R/W。 （1）芯片数： 8片 （2）存储空间安排： 任意连续区间 （3）芯片地址分配与片选逻辑： 4KB：12位地址A11～A0 哪几位分配给芯片？哪几位形成片选逻辑？ 芯片 芯片地址 片选逻辑 1KB 1KB 1KB 1KB （4）逻辑图 A9 ～A0 A9 ～A0 A9 ～A0 A9 ～A0 CS0=A11A10 CS1=A11A10 CS2=A11A10 CS3=A11A10 例2、用4KB ROM芯片、2K×4位和1K×4位RAM芯片组成7KB存储器。地址总线A15～A0（低），双向数据总线D7～D0（低），读/写信号线R/W。 （1）芯片数： 5片 连续区间，先安排大容量芯片，后安排小容量芯片 （2）存储空间安排： 芯片 芯片地址 片选逻辑 4KB 2KB 1KB （4）逻辑图 A11 ～A0 A10 ～A0 A9 ～A0 CS0=A12 CS1=A12A11 CS2=A12A11A10 （3）芯片地址分配与片选逻辑： 7KB：13位地址A12 ～A0 例3、存储器空间分配：ROM区：2000H ～27FFH （按字节编址） RAM区：2800H ～33FFH 选用芯片：EPROM 2KB/片 RAM 2KB/片、1KB/片 芯片 芯片地址 片选逻辑 2KB 2KB 1KB A10 ～A0 A10 ～A0 A9 ～A0 CS0=A12A11 CS1=A12A11 CS2=A12A11A10 （3）芯片地址分配与片选逻辑： 5KB：13位地址A12 ～A0 ROM区：2KB RAM区：3KB （1）计算容量： （2）芯片数： EPROM 1片、RAM 2片 A15 ～A13 为001 即A15A14A13 芯片 芯片地址 片选逻辑 （2）芯片地址分配与片选逻辑： 64KB：16位地址A15 ～A0 例4、主存64KB，其中高地址区2KB用于I/O空间。选用芯片 8KB/片。 （1）芯片数： 8片 8KB 8KB 8KB 8KB 8KB A12 ～A0 A12 ～A0 A12 ～A0 A12 ～A0 A12 ～A0 CS0=A15A14A13 CS1=A15A14A13 CS2=A15A14A13 CS6=A15A14A13 CS7=A15A14A13 A12A11 2.2 基本概念 1、存储原理 SRAM：利用双稳态触发器内部交叉反馈存储信息。 DRAM：利用电容存储电荷存储信息。 2、动态刷新 （1）定义：按所存信息定期向电容补充电荷。 （2）方式：按行读一遍。 （3）刷新周期安排方式 集中刷新、分散刷新、异步刷新 （1）随机存取方式 3、存取方式 1）可按地址直接访问任一单元； 2）访问时间与单元地址无关。 访问时按顺序查找，访问时间与数据所在位置有关。 （2）顺序存取方式 （3）直接存取方式 访问时先直接指向一个小区域，再按顺序查找，访问时间与数据所在位置有关。 第三章 I/O子系统 3.1 总线与接口的基本概念 3.1.1 总线 1、定义：一组能为多个部件分时共享的公共信息 传送线路。 1）CPU内总线：CPU芯片内寄存器和算逻部件之间互连的总线。 （1）按功能分类 2、分类 2）部件内总线：插件板内各芯片之间互连的总线。 3）系统总线：计算机系统内各功能部件之间或各插件板之间互连的总线。 4）外总线：计算机系统之间，或计算机系统与其他系统之间互连的总线。 （2）按时序控制方式分类 1）同步总线：由控制模块提供统一的同步时序信号控制总线传送操作。