计算机组成实验加法器.ppt

实验四 实验五 实验四、运算器部件—串行进位加法器 实验五、运算器部件—并行进位加法器 1、串行进位加法器 一位ALU单元 一位ALU单元 两变量X和Y，可形成四个最小项，在二值空间可组合成16种逻辑函数: 一位ALU单元 一位ALU单元 加上M和Ci形成的真值表 4位超前进位加法器 LIBRARY IEEE; USE IEEE STD_LOGIC_1164.ALL; ENTITY adder4 IS PORT (a, b：IN STD_LOGIC_VECTOR (3DOWN TO 0 ) ci：IN STD_LOGIC; sum：OUT STD_LOGIC_VECTOR (3 DOWN TO 0 ); cout：OUT STD_LOGIC); END adde4r； ARCHITECTURE rtl_adder4 OF adder4 IS SIGNAL g, p, c：STD_LOGIC_VECTOR (3 DOWN TO 0 )； BEGIN p(0) = a(0) OR b(0); p(1) = a(1) OR b(1); p(2) = a(2) OR b(2); g(0) = a(0) AND b(0); 实验五 ALU 74LS181实验 一、实验目的 1、了解运算器的组成结构； 2、掌握 74LS181 芯片和运算器部件的工作原理。 3、了解 4 位函数发生器 74LS181 的组合功能,熟悉运算器执行算术操作和逻辑操作的具体实现过程; 4、验证验证运算功能发生器(74LSl81)的组合功能。 。 5、按给定数据，完成实验指定的算术/逻辑运算 二、实验内容与方案 74LS181是4位算术逻辑运算器（ALU）,它可以进行16种算术运算和16种逻辑运算。ALU进行的运算由S3，S2，S1，S0，Cn，M来决定。74LS181的逻辑功能表如表1所示。 * 一、实验目的 　1．熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真；了解译码器的原理并掌握常用译码器的设计方法。 2.掌握算术逻辑运算器串行和并行进位控制运算器的原理，掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。掌握串行进位加法器和超前进位加法器的不同。 　3．掌握8位串、并进位运算器的工作及设计方法 　4．掌握4位超前进位74LS181的工作原理和使用方法 　5．验证运算功能发生器（181）的组合功能 　6．能够按给定数据，完成实验指定的算术、逻辑运算按给定数据，完成几种指定的算术和逻辑运算。 　 ∑8 ∑7 ∑2 ∑1 A8 B8 A7 B7 A2 B2 A1 B1 C0 实验内容一： 1、先用二输入异或和与门图形方法设计半加器，并将其设定为符号元件 2、用1半加器符号元件，设计全加器 ，并将其设定为全加器符号元件 3、用4个全加器元件设计4位或8位串行进位加法器 4、建立仿真文件，并进行仿真分析 实验内容二 Xi=S2S3+S2S3(Ai+Bi)+S2S3(Ai+Bi)+S2S3Ai Yi=S0S1Ai+S0S1AiBi+S0S1AiBi Fi Fi = S3S2S0S1 ∑i = (Ai + Bi) + Ci-1 Ci = AiBi + (Ai + Bi)Ci-1 G P C1 = G1 + P1C0 C2 = G2 + P2C1 Cn = Gn + PnCn-1 C1 = G1 + P1C0 C2 = G2 + P2C1 = G2 + P2G1 + P2P1C0 Cn = Gn + PnCn-1 = Gn + PnGn-1 + …+ PnPn-1…P2P1C0 实验内容二 并行进位设计，用VHDL设计 实验前，要求做好实验预习，掌握运算器ALU的特性， 实验过程中，要认真进行实验操作，仔细思考实验有关的内容，把自己想得不太明白的问题通过实验去理解清楚，争取得到最好的实验结果，达到预期的实验教学目的。试验完成后，写出实验报告。 a[3:0] b[3:0] ci Sum[3:0] cout g (1) = a(1) AND b(1); g(2) = a(2) AND b(2); g(3) = a(3) AND b(3); c(0) = g(0) OR (p(0) AND ci );