第五节 加法器.ppt

* 第五节 加法器 第十章 组合逻辑电路 加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 一、 半加器 1 +) 0 1 0 +) 1 1 0 +) 0 0 1 +) 1 1 0 进位C 半加器真值表 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 S=AB+AB=A ? B C=AB 1. 定义： 半加器完成一位二进制求和的逻辑电路 S=AB+AB=A ? B C=AB 半加器逻辑电路图 A ＝1 B S C 半加器 A B S C 1. 半加器 半加器 A B S C 全加器 Ai Bi Ci-1 Si Ci 本位加数 低位向本位的进位 本位和 本位向高位的进位 2. 全加器 全加器真值表 Ci-1 Ai Bi Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑函数式 全加器真值表 Ci-1 Ai Bi Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑函数式 全加器的逻辑图 全加器的逻辑符号 用与或非门实现 再取反，得： 再取反，得： 用与或非门实现 Si = Ci-1 ? (Ai ? Bi) C i = AiBi+Ci-1(Ai ? Bi) Ai ＝1 Bi ＝1 Ci-1 Si C i ?1 全加器 由2个半加器构成一个全加器 半加器 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 构成：把n位全加器串联起来，低位全加 器的进位输出连接到相邻的高位全 加器的进位输入。 4.5.2 多位数加法器 全加器 Ai Bi Ci-1 Si Ci 用4个全加器构成一个4 位二进制加法器 全加器 全加器 全加器 全加器 C-1 C3 A0 A3 A2 A1 B0 B1 B3 B2 S0 S1 S2 S3 74LS83 0 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 集成二进制4位超前进位加法器 加法器的级连 3、 加法器的应用 8421 BCD码转换为余3码 BCD码+0011=余3码