第五章 标准总线通信.ppt

微型计算机自诞生以来一直采用总线结构。 片内总线 On-Chip BUS: 在集成电路的内部，用来连接各功能单元的信息通路。 受芯片面积及对外引脚数的限制，片内总线大多采用单总线结构 片间总线 各芯片之间的连线 模板总线（内部总线（Internal Bus) ） 也称作系统总线或板级总线； 用于计算机内部模块（板）之间通信； 内部总线是微机系统中最重要的总线，人们平常所说的微机总线就是指系统总线，如STD总线、PC总线、ISA总线、PCI总线等。 相对于一台完整的微型计算机来说，各种板/卡只是一个子系统，是一个局部，故又把片总线称为局部总线，如PCI、AGP总线。 根据总线的数据传输方式，总线可分为： 5.3.3 禁止操作过程 禁止操作的目的是允许RAM，ROM及按存储器编址的I/O端口拥有相同的存储器地址。 禁止信号由一个存储从模板产生，去禁止另一个从模板的总线动作。禁止源发出的禁止信号产生于其存储器地址线的译码。 当被禁止从模板检测到该禁止信号后，就将自己的数据线、地址线和响应线上的缓冲驱动器关闭，以确保禁止源从模板的访问 5.3.4 中断操作过程 Multibus总线中断的方式有两种： （1）非总线向量中断： 中断向量地址由主模板上的中断控制器产生，并通过主模板内的局部总线传送给CPU； 中断源来自其它模板，也可来自主模板的内部； 中断处理：中断源通过Multibus总线上的中断请求线INT0-INT7向主模板CPU发出中断请求，主模板则根据优先级高低响应中断。 （2）总线向量中断： 中断向量地址由从模板产生并经过Multibus总线的数据线传送给主模板； 中断源来自其它模板； 中断处理： 1）一个或一个以上的中断请求时，主模板就产生一个中断请求的响应信号INTA用以冻结中断状态； 2）主模板启动中断判优逻辑，把判优结果即高优先级的中断请求者的地址放在Multibus的地址线上，以选中该从模板； 3）主模板发出第二个响应信号INTA，使被选中的从模板的中断控制逻辑向Multibus的数据线发送中断向量地址 4）主模板使用接收到的中断向量转入中断服务程序。 5）中断向量为双字节，可发出第三个响应信号INTA，以获取中断向量的另外一个字节 5.3.5 总线仲裁操作 设置总线仲裁器同步时钟，各个多主模板内的总线仲裁器同步运行完成总线仲裁。 （1）串行判优 （2）并行判优 由74LSl48编码器与8205三八译码器组成优先权编码译码电路 并行判优时序 并行判优中延时主要由74LSl48与8205的编码译码引起，确保时钟周期结束前22ns把BPRN信号送到获得总线使用权的主模板 可接入的多主模板数目基本比串行判优法多 5.4 STD总线 1978年美国PRO-LOG公司推出的一种工业标准微型计算机总线，STD是STANDARD缩写 1987年，被定名为IEEEP-961，1989年开发出STD32 STD总线起初设计为可用于64K存储空间的8位总线，后发展成可用于寻址16M空间的16位总线 5.4.1 STD总线概述及特点 STD总线的特点 56根并行总线，采用小模板结构, 尺寸为165×114mm 模块化的总体设计布局 开放式的系统结构 兼容式总线结构，拥有丰富的I/O功能，广泛适用于工业控制 小模板结构，模板尺寸小,可减少冲击和震动的影响 5.4.2 STD总线的信号及其意义 56根并行总线都有明确的定义，按功能可分为五类 (1)逻辑电源线6根(引线1～6) (2)数据总线8根(引线7～14) (3)地址总线16根(引线15～30) (4)控制总线22根(引线31～52) (5)辅助电源线4根(引线53～56) 5.4.3 STD总线标准的时序特性 1、 地址选择信号的产生 A0—A23，确定访问的具体地址 表示扩展的存储器或者扩展的I/O地址空间 区别是访问内存还是访问I/O端口 2、读信号时序（从模板向主模板传递数据） 图5-13 读信号时序图 主模板确定的读取数据时间tAR； 主模板确定的读数据建立时间tSRE 主模板决定的读数据访问时间 tARE 3、 写信号时序 （数据写入存储器或I/O端口） 写控制信号有效前，数据总线上的数据就应出现且稳定，并维持到写控制信号结束 可用的数据建立时间 tSWD 可用的数据保持时间 tHWD 5.4.4 STD中断优先权判别 中断请求时，封闭右端从模板的中断请求，置INTRQ有效，向主模板申请中断 主模板响应从模板中断请求 从模板将中断向量送数据总线，主模板读取中断向量，转相应的中断服务程序 1、多中断源的