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* 第14章 触发器和时序逻辑电路 ·时序逻辑电路 — 任意时刻电路的输出不仅取决于该 时刻的输入，而且与电路原来的状态有关 (含存储单 元，有记忆功能 )；简称时序电路。 ② 能由输入信号置成“0”或“1”状态， 且该状态能保存下来。 ·触发器的分类： ① 按电路结构：SR、同步、主从、边沿等触发器； ·触发器 — 能存储一位二值信号的单元电路。 14.1 触发器 ·对触发器的基本要求： ① 有两个稳定状态，分别表示“0”和“1”； ② 按逻辑功能：SR、JK、D、T (T ) 触发器。 14.1.1 SR锁存器 ·为了区分输入信号作用前、后电路的状态，将： 输入信号作用前的状态称为原态(初态)用Q 表示； SD、RD - 输入，Q 、Q - 输出 ·电路如图 ( P268 图14.1 ) D D 输入信号作用后的状态称为新态(次态)用Q*表示。 符号 D D Q =1、Q = 0 称“1”状态 Q =0、Q = 1 称“0”状态 0* 1 1 1 0* 0 1 1 1 1 0 1 1 0 0 1 0 1 1 0 0 0 1 0 1 1 0 0 0 0 0 0 Q* Q RD SD D D · SR锁存器的特性表如右： 保持 置0 置1 禁用 ① SD = 0，RD = 0时， Q* = Q 触发器保持原状态不变； ② SD=0，RD=1，不论原态为何 次态都是“0”，RD—置0端 ③ SD=1，RD=0，不论原态为何次态都是1，SD—置1端 ④ SD=1，RD= 1 Q* = Q* = 0；非0非1，称非法状态。 故 SD 、RD 不允许同时为1（禁用） ·SR锁存器也可由与非门组成， 电路结构及符号如图（P270图14.2） D D ＆ ＆ 符号 D D 输入SD 、RD 为低电平0有效（无效时为1）。 14.1.2 电平触发的SR 触发器 （又称同步SR触发器） ·数字系统中为协调各电路的动作，常采用同步信号 —时钟信号CP控制输入信号对触发器的作用时间。 ·受CP控制的触发器称时钟触发器（除SR锁存器外 其他均是）简称触发器；CP不是输入称触发信号。 ·电路结构如图（P270图14.3）， SR锁存器+控制门G3、G4 ，输入S、R (高电平有效) R RD ＆ ＆ G3 G4 ＆ ＆ SD S CP ① CP = 0：G3、G4输出均为1， SR锁存器保持原状态不变。 ② CP = 1：S = 0、R = 0 保持 S = 0、R = 1 置 0 S = 1、R = 0 置 1 S = 1、R = 1 禁用 ·同步SR触发器的特性表如 P270表14.3 。 ·SD、RD — 异步置1/置0端，不受CP控制； 低电平有效，无效时应为1 。 1．主从SR触发器 R S CP ＆ ＆ G7 G8 ＆ ＆ ＆ ＆ G3 G4 ＆ ＆ G6 G5 ＆ G9 CP Q1 Q1 Q Q 主 触 发 器 从 触 发 器 ·电路结构如图(P272图14.5) 两个同步触发器串联组成； 主触发器触发信号为CP， 从触发器触发信号为CP。 ·CP = 1时主触发器状态由 输入确定，从触发器状态 不变，输出Q / Q ； CP由1→0时从触发器状态 由主触发器确定，输出在 CP↓时改变状态。 14.1.3 脉冲触发的触发器 ·特点：一个CP周期内触发器的状态只能改变一次。 ·主从SR触发器的特性表如下：（ P272表14.4 ） 禁用 1 × 1 1 1 禁用 1 × 0 1 1 置 1 1 1 0 1 置 1 1 0 0 1 置 0 0 1 1 0 置 0 0 0 1 0 保持 1 1 0 0 保持 0 0 0 0 保持 1 1 × × × 保持 0 0 × × × 功能 Q* Q R S CP * CP↓ 改变状态 2．主从JK触发器 ·电路如图(P273图14.7)。 主触发器触发信号为CP 输入：S = JQ ，R = KQ K J CP ＆ ＆ G7 G8 ＆ ＆ ＆ ＆ G3 G4 ＆ ＆ G6 G5 ＆ G9 CP Q1 Q1 Q Q 主 触 发 器 从 触 发 器 S R 从触发器触发信号为CP 输入： S = Q1 ，R = Q1 ·JK触发器的特性表如 P274表14.5，触发器 状态在CP↓时改变。 翻转 置