序列检测器设计modelsimverilog实验报告.docVIP

实验四-序列检测 一、实验目的1.实验目的：通过学习，一般逻辑分析的方法。 使用Verilog语言编写实现序列检测 3.学会使用Verilog编写tbech的方法并Modelsim中实现时序仿真。 、实验设备 PC机一台 Modelsim软件 、实验内容检测器能够与从二进制码流中检测出一组特定序列的信号的时序电路通过的序列号与检测其预设值比较，检测到输入信号匹配时，输出的指示。 序列检测器要求能够“10010”。din为数字码流的输入，检测标记的输出，高电平表示发现指定序列，低电平没有发的序列。 检测“10010”时序输入与输出示例如下： T 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 … x 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 … z 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 … Table 1 - 序列检测示例 1.打开Modelsim软件目录至位置，这里选择D，在D下一保存有检测文件seqdet.v测试文件,源程序在附录里 2.然后新建工程-Project,建立工程为seqdet如下并在接下来的步骤中添加检测文件seqdet.v测试文件 4.编译文件 编译无误后仿真 5.文件仿真 在弹出的窗口中选择-work-seqdet_tb,默认选中优化选项。OK 6.添加信号wave视图中。下，切换到窗口object视图下，信号Tclk，rst，x，z，q到wave窗口中， 后如图所示： 7.运行仿真ns，波形图显示如图所示： 分析：上述图形分析如下 当rst信号为高电平时，输入使能，的为x:0001_1001_0010_0001_0010_1000用蓝色表示的为第一次检测到“10010”，黄色表示为第二次序列，紫色表示为第三次匹配序列。z在这三处时，其他为低电平，实现了检测的功能 四，程序 ①源程序模块seqdet.v ： module seqdet ( input wire x, //信号输入 input wire clk, //时钟信号 input wire rst, output wire z, output reg [4:0] q //序列输出 ); wire [4:0] q_next; assign q_next ={q[3:0],x}; assign z = (q_next== 5b10010) ? 1b1:1b0; always @ (posedge clk,negedge rst) if(!rst) q = 5d0; else q = q_next; endmodule ②测试程序seqdet_tb.v `timescale 1ns/1ns module seqdet_tb; localparam T =20; reg clk,rst; reg [23:0] data; wire z,x; wire [4:0] q; assign x = data[23]; initial begin clk =0; rst =1; #2 rst =0; #30 rst =1; data =20b1100_1001_0000_1001_0100; #(T*1000) $stop; end always #T clk = ~clk; always @ (posedge clk) #2 data = {data[22:0],data[23]}; seqdet U1 ( .x(x), .z(z), .clk(clk), .q(q), .rst(rst) ); endmodule 五、总结： 本次实验，对Verilog硬件描述语言有了进一步，编写的文本设计方法，学会testbench测试程序初步掌握使用Modelsim软件调试的方法。移位寄存器进行序列检测，使用状态机，便于拓展