第七讲时序逻辑电路设计(一).pptVIP

《 E D A 技 术》 课 程 教 学 讲授：伍宗富 第 七 讲 时序逻辑电路设计（一） 教学目的：使学生掌握时序逻辑电路的设计方法。 教学重点：时序逻辑电路设计（触发器、寄存器） 教学难点：时序逻辑电路波形仿真。 教学方法：讲授法、计算机辅助法。 课时计划：2学时 使用教材：EDA技术及应用．谭会生等．西安：西安电子科技大学出版社 主要参考文献: [1] 徐光辉等．CPLD/FPGA的开发和应用[M]．北京：电子工业出版社 [2] 侯伯亨等.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社 [3] [4] 周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社 课外作业： 教材P210 3. 36 * 讲授：伍宗富 EDA技术 * 湖南文理学院电气与信息工程学院 课题：时序逻辑电路设计（一） 一、触发器设计 二、触发器的同步和非同步复位设计 三、寄存器和移位寄存器设计 五、作业 四、课堂小结 一、触发器设计 1． D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DCFQ IS PORT(D,CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END ENTITY DCFQ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS; END ARCHITECTURE ART; 一、触发器设计 2．T触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TCFQ IS PORT(T,CLK:IN STD_LOGIC; Q:BUFFER STD_LOGIC); END ENTITY TCFQ; ARCHITECTURE ART OF TCFQ IS BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1)THEN IF (T=1)THEN Q=NOT(Q); ELSE Q=Q; END IF; END IF; END PROCESS; END ARCHITECTURE ART; 一、触发器设计 3． RS触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY RSCFQ IS PORT(R,S,CLK:IN STD_LOGIC; Q,QB:BUFFER STD_LOGIC); END ENTITY RSCFQ; ARCHITECTURE ART OF RSCFQ IS SIGNAL Q_S,QB_S:STD_LOGIC; BEGIN PROCESS(CLK,R,S) BEGIN IF (CLKEVENT AND CLK=1)THEN IF(S=1 AND R=0) THEN Q_S=0; QB_S=1; ELSIF (S=0 AND R=1) THEN Q_S=1; QB_S=0; ELSIF (S=0 AND R=0) THEN Q_S=Q_S; QB_S=QB_S; END IF; END IF ; Q=Q_S; QB=QB_S; END PROCESS; END ARCHITECTURE ART; 一、触发器设计 4． JK触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JKCFQ IS PORT(J,K,CLK:IN STD_LOGIC; Q,QB:BUFFER STD_LOGIC); END ENTITY JKCFQ; ARCHITECTURE ART OF JKCFQ IS SIGNAL Q_S,QB_S:STD_LOGIC; BEGIN PROCESS(CLK,J,K) BEGIN IF (