Bi4Ti3O12铁电薄膜I-V特性的研究.pdf

1418 功 能 材 料 2004 年增刊 （35 ）卷 Bi Ti O 铁电薄膜I －V 特性的研究* 4 3 12 ∗ 1 2 王 华 ，李 岩 （1. 桂林电子工业学院 信息材料科学与工程系，广西 桂林 541004; 2. 桂林电子工业学院 通信与信息工程系，广西 桂林 541004 ） 摘 要：采用溶胶-凝胶工艺 （Sol-Gel ）在Pt/Ti/SiO / 较高的矫顽电场，必须将铁电薄膜淀积得很薄才能与 2 p-Si 衬底上成功制备了低漏电流 Bi Ti O (BIT)铁电 传统的Si 集成电路3~5V 的工作电压相兼容。同时， 4 3 12 薄膜，对所得样品的漏导行为进行了研究。研究表明， 随着信息处理技术和现代科学技术的发展，存储器件 Bi Ti O 薄膜的漏电流密度在+3V 偏压下低于 10－9A 的集成密度也越来越高，存储单元的面积日趋微小。 4 3 12 /cm2 ，满足器件应用的要求。在不同场强下薄膜的漏 所有这些都要求薄膜的制备向超薄方向发展。然而， 导机制不同，而且正向和负向电场作用下I- V 曲线明 随着薄膜厚度的降低，漏电流将成为一个主要问题， 显不同，正向漏电流明显小于负向漏电流。电压低于 它影响铁电薄膜的极化强度、矫顽强度、疲劳与保持 2V 时，薄膜以欧姆导电机制为主，电压在2~5.4V(加 力，从而直接影响铁电存储器的性能。对铁电场效应 正向电压)或2.2~3.6V(加负向电压) 时，BIT 薄膜应以 晶体管而言，铁电薄膜的漏电流过大将散失器件对所 Schottky emission 导电机制为主；而对于较高的场强 存储信息的保持力，无法实现极化存储甚至使器件击 下，BIT 薄膜以Space-charge limited currents(SCLC) 穿而损坏等。漏电流的大小与铁电薄膜中空间电荷密 导电机制为主。 度、铁电薄膜与 Si 衬底直接的界面态密度及二者直 关键词：铁电薄膜；Bi Ti O ；漏导机制；I-V 特性 接的接触势垒、铁电薄膜的铁电性能等有关。因此， 4 3 12 中图分类号：TM22+ + 测试和分析薄膜的漏电特性有助于我们了解薄膜的 1；O484.4 2 文献标识码：A 文章编号：1001-9731 （2004 ）增刊 导电机理、薄膜质量及性能、界面特性等方面的信息， 以提高器件的性能。 1 引 言 BIT 铁电薄膜的制备方法有很多，目前最常用的 铁电薄膜材料具有压电、铁电、热释电等一系列 有溅射法、激光脉冲沉积法(PLD) 、金属有机化学物 重要性质，