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DDR I/II总线的仿真分析方法 DDR总线概览总线概览 总线概览总线概览 DDR全名为Double Data Rate SDRAM ，简称为DDR。现在市场上的DDR 已经发展到了 DDR II ，速度可以支持到667MT/s 。FBD （Fully Buffered DIMM ）也即将在市场上推出，速度更 快。DDR I和DDR II对比参考表1。 DDR I SDRAM DDR II SDRAM 时钟频率 100/133/166/200MHz 200/266/333MHz 数据传输率 200/266/333/400MT/s 400/533/667MT/s 工作电压 2.5V 1.8V 针脚数 184Pin 200Pin、220Pin、240Pin(240Pin为主流标准) 封装技术 TSOP-II/CSP CSP （FBGA）封装 最大功率 418毫瓦 318毫瓦 猝发长度 2/4/8 4/8 L-BANK数量 最多4个 最多8个 CL值 1.5、2.5、3.5、3 3、4、5 AL值 无 0 、1、2、3、4 接口标准 SSTL_2 SSTL_18 系统最高P-BANK数 8 4 量 新增特性 ODT、OCD Calibration、Posted CAS,AL 表1：DDR I 和DDR II对比表 DDR II 几个新增特性的含义是：ODT（ On Die Termination）,DDR I 匹配放在主 板上，DDR II 把匹配直接设计到DRAM 芯片内部，用来改善信号品质。OCD(Off Chip Driver)是加强上下拉驱动的控制功能，通过减小 DQS 与/DQS(DQS 是数据 Strobe， 源同步时钟，数据的1 和 0 由 DQS 作为时钟来判断) Skew(时滞)来增加信号的时序 容限（Timing Margin）。Posted CAS 是提高总线利用率的一种方法。AL（Additive Latency）技术是相对于外部 CAS，内部CAS 执行一定的延时。 DDR 本质上不需要提高时钟频率就能加倍提高 SDRAM 的速度，它允许在时钟的上升 沿和下降沿读出数据，因而其速度是标准SDRAM 的两倍。至于地址与控制信号则与 传统 SDRAM 相同，仍在时钟上升沿进行数据判断。图 1 是 DDR 总线的体系结构。 图1：DDR总线的体系结构 DQS 是源同步时钟，在接收端使用 DQS 来读出相应的数据DQ，上升沿和下降沿都有 效。DQS 和 DQ 都是三态信号，在PCB 走线上双向传输，读操作时，DQS 信号的边沿 在时序上与 DQ 的信号边沿处对齐，而写操作时，DQS 信号的边沿在时序上与 DQ 信 号的中心处对齐，参考图 2。 图2 ：DDR总线“读”“写”操作时序 图2 中，Addr/Cmd Bus 意思是地址/命令总线，都是时钟的上升沿有效，其中命令 由：/CS(片选)，/RAS, /CAS,/WE（写使能）决定，比如：“读”命令为：LHLH，“写” 命令为：LHLL 等。操作命令很多，主要是 NOP（空超作），Active（激活）,Write， Read，Precharge (Bank 关闭)，Auto Refresh 或 Self Refresh（自动刷新或自刷 新）等（细节请参考：Jedec 规范 JESD79）。Data Bus 是数据总线，由 DQS 的上升 沿和下降沿判断数据DQ 的 0 与1。 DQS由一个送入DDR