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ISE 整体开发流程：建工程→编写工程代码→检查语法错误→行为仿真→综合→ 管脚约束→实现→时序仿真→生成bit 流文件→下载到板子上调试； 实验是用ISE10.1 做的，与ISE9.1 不同的地方在文中也有相关说明。 一：建工程 1. 工程命名 file→new projiect （如下图所示：在工程名处填：jishuqi 资源类型选：HDL） 2. 器件类型选择及仿真综合工具、硬件描述语言设置 点击Next ，出现如下图所示界面： 图中设置的有：Family ：virtex2P; Device ：XC2VP30;Package ：FF896;Speed ：-7 （这个是根据VIRTEX2P 开发板设置的数据，不同的开发板设置的数据不一样）。 3 ．完成工程的建立 .一直点击next，出现如下图界面后，点Finish 完成工程的建立： 二．编写HDL 代码 （工程此部分是在Implementation 下完成的） 1.在 Sources 区域点击右键选择new source ，出现如下图所示的界面，按照如下 图设置，然后一直点Next ，一直到Finish 完成代码文件界面： 3. 接下来开始HDL 代码编写，这里是一个简单的十进制计数器的编写： 代码编写好后，点击保存，然后检查看编写代码是否有错误，如上图所示，Check Syntax 点击检查后是绿色的勾，则代码没有语法错误，可以进行下一步功能仿 真； module jishuqi(clk,rst,q); input clk,rst; output[3:0] q; reg[3:0] q; always@(posedge clk) begin if(rst==0) q=4b0; else begin if(q==4b1010) q=0; else q=q+1; end end endmodule 三、行为(功能)仿真 1.同样在Sources 区域右键添加New Source 如下图所示，添加图形仿真文件： 2.一直点Next ，最后finish 掉到如下图所示的，时钟设置界面： 如上图所示：1.选择 Rising Edge 时钟上升沿有效；2.选择对应设计的时钟信号； 3.设置clk 的频率，高低电平持续时间；4.设置仿真时间为1000ns； 3.点Finish 进入波形编辑界面，如下图所示：（rst 是要编辑的波形） 编辑之后波形如下所示： 点击保存； 3.如下图选择：在Sources for 选择 Behavioral Simulations 4.依次点击1，2 ，然后双击，待运行后，最后出现如下图的仿真结果： 到此时完成了行为仿真。 四、综合 先单击 1，然后双击 2 ，待运行正确后，再双击运行 3 则可以看到右边用 HDL 描述出来的RTL 电路，如下图所示： 五、管脚约束 先点击1，之后双击2 ，再在3 区域设置Viertex2P 开发板对应的时钟管脚设置(clk 设置为aj15)，设置完成后保存！ 下面是ISE9.1 的界面： 六、实现 实现是把设计的电路映射到FPGA 中，生成相应的工程文件；其包括三个步 骤：翻译、映射、布局布线。 操作：先单击 1，然后双击 Implement Design ，出现如下图中2 处 1 则正确！ 七、时序仿真 时序仿真是看设计的时序是否符合要求： 操作：现在1 处选择后仿真，然后单击2 ，再双击3，待运行后出现了右边的仿 真结果： 如上图所示，可以分析时序仿真与行为仿真的不同：时序仿真有延时t，还有 4 处的毛刺！ 八、生成比特流文件（配置FPGA 文件） 双击2 处，生成编程文件： 九、配置FPGA 双击红线处，进行相应的 IMPACT 配置，并连接好开发板后才能配置到 FPGA 中。 NOTE: 文中第九节配置FPGA 具体怎么配置没有提到，其涉及到其他软件的使用，此 次主要是熟悉ISE 软件；这个将在大家后续进一步学习中会用到！ 此为我以我的理解写的一个简单的教程，主要目的是让刚入门的同学熟悉用ISE 开发FPGA 的一个整体流程，所以比较具体但