HDB3码的解码设计1.pptVIP

HDB3码编解码规则 编码规则 (1)先检查消息代码（二进制） 的连0串的情况，当没有4个或4个以上连0串时，代码的0仍变换为传输码的0，而把代码中的1交替地变换为传输码的+1，－1，+1，－1，……； (2)当出现4个或4个以上连0串时，将每4个连0小段的第4个0变换成与其前一非0符号同极性的符号，用V符号表示。 (3)检查相邻V符号间非0符号的个数是否为偶数，若为偶数，则再将当前的V符号的前一非0符号后的第一个0变为+B或－B符号，且B的极性与前一非0符号的极性相反，并使后面的非0符号从V符号开始交替再交替变化。 消息代码： 1 0 0 0 0 1 1 0 0 0 0 1 HDB3码 ：+1 0 0 0 +V－1 +1－B 0 0 －V +1 解码规则 根据编码规则，破坏点V脉冲与前一脉冲同极性，在解码时，只要找到V脉冲，不管V脉冲前面是两个“0”码，还是3个“0”码，一律把取代节清零，还原出消息代码。 HDB3码解码整体设计框图 HDB3 V码检测 +V码检测流程图 －V码检测流程图 HDB3码整流 ZB信号和FB信号是HDB3码进行正整流和负整流以 后的两路信号，它们的脉冲在时序是完全错开的，只要把这两路信号或运算。就可以实现ZB信号与FB信号的叠加，完成对HDB3的整流，输出整流信号ADDB。 位同步脉冲提取整体设计框图 时钟提取电路由微分器，晶振，分频器，相位比较器和控制器所组成。其中，控制器包括图中的扣除门、附加门，和或门。晶振经双相高频时钟源输出两路周期性脉冲，然后经过控制器再送入分频器，输出时钟信号。 若接收码元的频率为f,则要求位同步脉冲频率也为f, 经双相高频时钟源输出设计在nf（图a），经扣除门、或门并n次分频后，就可以得到重复频率为f的位同步信号的信号（图c） 调整原理 当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲（图d），这样分频器输出的脉冲的相位就滞后了1/n周期（图e）。 当分频器输出的位同步脉冲相位滞后接收码元的相位，晶振输出整形后除a脉冲加到扣除门外，同时还有与a路脉冲相位相差180度的b路脉冲序列（图b）加于附加门，附加门在不调整的时候是关闭的，对分频器不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过或门，插入在a路脉冲之间（图3-12-f），使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前了1/n周期（图g），经过这样的反复调整相位，即实现的位同步。 微分器 双相高频时钟源 位同步脉冲提取 相位调整分析 扣V扣B HDB3码解码整体电路 HDB3码解码波形仿真 HDB3码码流：+1-1000-V+10-1+B00+V -1+1-B00-V+10-1+1000+V-1 正整流信号ZB： 1000001001001010000100100010 负整流信号FB： 0100010010000101001001000001 致谢 在设计的过程中，导师给了我很大的帮助和热情的鼓励。正是在各位老师和同学的热情帮助下，本人才能够顺利地完成学士学位论文，所以在这里向他们表示我最诚挚的谢意。 * ZB FB 双/单极性变换 电路原理图 输出波形 波形仿真 波形仿真 波形仿真 整流原理 位同步脉冲相位调整波形 n-1 n 1 2 3 4 5 6 7 8 n-1 n 1 (b) (c) n-1 n 1 2 3 4 5 6 7 8 n-1 n (e) n-1 n 1 2 3 4 5 6 7 8 9 n 1 2 (d) (a) (f) (g) 接收码元的相位可以从基带信号的过零点提取（它代表码元的起始相位），对数