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FPGA中Block Ram的HDL描述法与分析 2010-04-01 14:15 Block Ram作为一种固定资源存在于FPGA内，我们在设计中当然要好好加以利用，以便节省我们有限的LUT。使用Block Ram一般来讲有两种方法，一是用IP Core Generator，二是自己用硬件语言来描述。当然了，使用IP Core是最省事的一种做法，如今ISE的Core Generator的功能也很强大，可以帮助你定制一个符合你特殊设计要求的Block Ram。也正因为其界面很友好，大家使用起来应该也没什么难度，故这里不再赘述了，今天要说的是用HDL语言来描述Block Ram。这种方法虽然不像前者那么简便，但是好处就在于它的灵活性和可移植性。先来看看下面的VHDL代码：--BRam.vhd --Author:SCUT FPGA | Yili Chen --This file describes a block ramlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity BRam isgeneric ( ??? width: integer := 16;?? --Data width??? depth: integer := 8???? --Addr depth );port (??? clk : in std_logic;??? addr : in std_logic_vector(depth - 1 downto 0);??? cs : in std_logic;??? we : in std_logic;??? din : in std_logic_vector(width - 1 downto 0);??? dout : out std_logic_vector(width - 1 downto 0));end BRam; architecture Behavioral of BRam is type RamType is array(2 ** depth - 1 downto 0) of std_logic_vector(width - 1 downto 0);signal Ram : RamType; beginprocess(clk)begin??? if clkevent and clk = 1 then??????? if cs = 0 then??????????? if we = 1 then ??????????????? Ram(conv_integer(addr)) = din;??????????? else??????????????? dout = Ram(conv_integer(addr));??????????? end if;??????? end if;??? end if;end process;end Behavioral; 好了，以上就是所有代码，它描述了一个简单的单口Ram。通过更改generic中的width和depth参数，我们便可以定制不同数据宽度和地址宽度的block ram，最主要的优点是，用HDL语言描述的Ram具有良好的可移植性。让我们再来看看这个文件的综合报告（使用ISE 10.1 WebPack）： =========================================================================*?????????????????????????? HDL Synthesis?????????????????????????????? *========================================================================= Performing bidirectional port resolution... Synthesizing Unit BRam.??? Related source file is H:/AESZigBee/BRam/HDL_Ram.vhd.??? Found 256x16-bit single-port RAM Mram_Ram for signal Ram.??? Found 16-bit register for signal dout.??? Summary:inferred?? 1 RAM(s).inferred 16 D-type flip-flop(s).Unit BRa