4 Quartus II 使用方法.ppt

全加器工程f_adder的仿真波形文件 4.3.2. 应用宏模块原理图设计 ①. 设计电路原理图 ⑴. 计数器设计 ②. 建立工程 ③. 波形仿真 ④. 生成元件符号 ⑵. 频率计主结构电路设计 2位十进制频率计顶层设计原理图文件如下： 2位十进制频率计测频仿真波形如下： ⑶. 时序控制电路设计 测频时序控制电路如下： 测频时序控制电路工作波形如下： ⑷. 顶层电路设计 频率计顶层电路图如下： 频率计工作时序波形如下： 4.4 嵌入式逻辑分析仪使用 ⑴．打开SignalTap?II编辑窗 DATA标签页 SETUP标签页 触发器选择 触发器类型选择 工程主频时钟 ⑵．设置采集时钟 ⑶．调入待测信号 ⑷．逻辑分析仪触发控制 触发类型选择Basic ⑹．启动SignalTap?II进行采样与分析 ⑸．编译下载 ⑷．文件存盘 EDA技术基础 第4章 Qiartus II 应用向导 4.1 基本设计流程 4.1.1 建立工作库文件夹和编辑设计文件 ⑴．新建一个文件夹（不能用中文，不要用全数字） 为设计项目（Project）建立一个放置与设计相关的所有文件。 ⑵．创建文件 ⑶．设计文件（输入源程序） ⑷．文件存盘（输入源程序） 存盘文件名应该与实体名一致。 4.1.2 创建工程 ⑴　打开建立新工程管理窗口 ⑵　将设计文件加入工程中 ⑶　选择目标芯片 4.1.3 编译前设置 ⑴　选择FPGA目标芯片 ⑵　选择配置器件的工作方式 ⑶　选择配置器件和编程方式 ⑷　选择输出设置 ⑸　选择目标器件闲置引脚的状态 4.1.4 全程编译 4.1.5 时序仿真 ⑴ 打开波形编辑器 ⑵ 设置仿真时间长度 ⑶ 向波形编辑器拖入信号节点 ⑷ 设置好激励波形图 ⑸ 数据总线格式设置 ⑹ .vwf激励波形文件存盘 ⑺ 选择仿真控制 ⑻ 仿真及仿真波形输出 4.1.6 观察RTL电路 4.2 引脚设置和下载 4.2.1 引脚锁定 ⑴ 打开编程窗口、设置编程器和配置文件 4.2.2 编程文件下载 ⑵ 选择编程下载方式 ⑶ 选择下载文件 ⑷ 编程下载 ByteBlaster?II接口、AS模式编程窗口、选择.POF文件、EPCSx器件 4.2.3 AS模式编程配置器件 4.3 原理图输入设计方法 ⑴. 为本项工程设计建立文件夹 ⑵. 输入设计项目和存盘 4.3.1. 设计流程 ⑶. 将设计项目设置成可调用的元件 ① 将所需元件全部调入原理图编辑窗并连接好，存放在当前工程路径文件夹中。 ② 将当前文件变成一个元件符号存盘，以待在高层次设计中调用。 ⑷. 设计全加器顶层文件 用同样的方法连接好全加器原理图f_adder.bdf ⑸. 将设计项目设置成工程和时序仿真 用学过的方法将设计项目设置成工程存盘，工程名和顶层文件名都是f_adder。 选择目标器件，进行全程编译。 将设计项目设置时序仿真