task 4 单个神经元的神经网络.pdfVIP

单个神经元的神经网络（即感知器）的设计 在神经网络(Neural Network)的理论研究中，人们通常将网络模型或者算法在计算机上 编程模拟实现。但是，若要构造实际的神经网络应用系统，必然要考虑硬件实现的问题。特 定应用下的高性能专用神经网络硬件，是神经网络研究的最终目标。 神经网络是由若干神经元组成的，单个神经元的神经网络又称为感知器。感知器模型是 模仿生物神经元而提出的。一般来说生物神经元的兴奋与否，取决于外界刺激强度的大小。 当外界刺激累计不超过某一限度(阈值)时，神经元处于抑制状态；当外界刺激超过该阈值时， 神经元就会兴奋。其基本结构如图 10-11 所示。 图 10-11 感知器的结构 假设，感知器模型的输入分量为：x (i=1 ,2 ,… ,n), ω 为第i个输入分量与第j 个神经元的 i ij 联接权，θ 为该神经元的阈值，f 为激活函数，y 为该神经元的输出。 j j j 则，神经元的输入为 u x j ω∑i ij j −θ (10-1 ) i 1 若令 ，x ≡1， =ω −θ 0 0 j j 则 输入可写为 u x j ∑ωij i (10-2 ) i 0 该神经元的输出为 yj f j u j ( ) (10-3 ) 其中，激活函数f j通常是非线性函数。 因此，感知器内部的主要运算有：加权乘法、激励输入累加、阀值处理、非线性函数运 算等。 一、题目 设计一个单个神经元的神经网络，即感知器。 二、目的 通过本次设计，熟悉软件平台、图形和文本输入、编译、仿真和下载；掌握自顶向下（Top- Down ）的系统设计方法。 三、要求 在软件工具平台上，进行图形和 VHDL 语言的编程输入、编译仿真和下载验证。 四、步骤 （一）设计分析 假设，输入、输出和权值均为 8bit 的二进制数，感知器有结构如图 10-12 所示。虚线框 内为神经元电路。 在这种结构中，n个输入x 和权值w 先在缓冲区暂存，然后由控制单元产生的时钟信号 i ij clk 的上升沿触发逐个输入神经元作乘法。并且，后面的累加也在时钟信号clk 的同步控制下 进行。定标逻辑实际上是一个计数器，它的作用是保证n个输入x 和权值w 都相乘并求和之 i ij 后，能够准时用式（10-3）求输出yj 。 较复杂的非线性函数 f 运算，一般采用查询表的方法，即把非线性函数的采样值以足够 的密度存入存储器，运算变换为对对应存储单元的寻址。也可以利用插值技术和分段线性函 数近似方法来实现。为了简单起见，本文采用符号函数作激活函数 f ： f x x( ) sgn( ) 1 x ≥0 -1 x0 (10-4) 在此，选用 ALTERA 公司的 QUARTUS Ⅱ版本作为 ESDA 软件设计平台。 （二）顶层设计输入 在顶层（top layer ）用图表编辑器设计各功能模块，及其相互之间的关联。顶层的功能 模块有：8*8bit 二进制补码乘法器、20bit 前向进