网站大量收购闲置独家精品文档,联系QQ:2885784924
  1. 1、本文档共71页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
verilog2,verilog教程,veriloghdl,唐宗汉,verilog软件,世界编程语言排行榜,verilog下载,verilog视频教程,郭天祥,systemverilog

2. 仿真时间标度 `timescale 定义仿真的时间单位和时间精度。 格式:`timescale 计时单位 /计时精度 例子:`timescale 1 ns/100 ps # 25 y= a; //对应 25ns 时间精度值至少要和时间单位一样精确,时间精度值不能大于时间单位值。 时间单位值 s,ms,us,ns,ps,fs 表示:秒, 延时模型的表示 门延时:and #10 a1(out,a1,b1); 从门的输入端发生变化到输出发生变化的延迟时间 ASSIGN赋值延时:assign # 10 y = c|d; 等号右端变量发生变化到等号左端发生相应变化的延迟时间 寄存器变量的仿真延时: #10 y = 0; #20 y = 1; 3. 文件包含`include 编译向导中,文件包含`include的作用是在文件编译过程中,将语句中指定的源代码全部包含到另外一个文件中。格式如下: `include “文件名” 如:`include “global.v” `include “c:/library/mux.v” `include adder.v module adder16(cout,sum,a,b,cin); output cout; parameter my_size = 16; output [my_size -1:0] sum; input [my_size -1:0] a,b; input cin; adder my_adder(cout,sum,a,b,cin); endmodule module adder(cout,sum,a,b,cin); parameter size=16; output cout; output[size-1:0] sum; input cin; input[size-1:0] a,b; assign {cout,sum}=a+b+cin; endmodule 3.2.5 系统任务与系统函数 以$字符开始的标识符表示系统任务或系统函数。 $display (“hi,you welcome”) $time Verilog HDL共提供了10类,80余种系统任务与系统函数 。 系统任务与系统函数的区别: 任务的执行是需要考虑仿真时间的。 函数则没有时间概念,它在被调用的那个时刻立即返回一个结果。 系统任务和系统函数的分类 显示、探测、监视类系统任务: $write $display $strobe $monitor $write $display 遇到语句执行,$strobe 时间步结束执行,$monitor 被监控信号变化时执行。 进程控制类系统任务:$finish $stop 变换函数:$rtoi(real_value) $itor(integer_value) $realtobits(real_value) $vitstoreal(bit_value) 其它 :$random 例子:$monitor(“格式控制字符串”,输出变量名表项) $display (“line8 : the drive strongth of bit_vevtor is %v”,bit_vector) 格式说明符 输出个数 %h或%H 以十六进制格式输出 %d或%D 以十进制格式输出 %o或%O 以八进制格式输出 %b或%B 以二进制格式输出 %c或%C 以ASCII字符输出 %s或%S 以字符串形式输出 %v或%V 输出连续型数据的驱动强度 %t或%T 输出仿真系统所使用的仿真单位 %m或%M 输出所在的分级名称 %e或%E 将实型量以指数方式显式 %f或%F 将实型量以浮点方式显式 %g或%G 将实型量以上两种方式中较短的方式显式 3.2.3 运算符 在Verilog HDL语言中,按运算符所带操作数的个数运算符可分为3种: (1)单目运算符(unary operator):可以带一个操作数,操作数放在运算符的右边; (2)二目运算符(binary operator):可以带两个操作数,操作数放在运算符的两边; (3)三目运算符(ternary operator):可以带三个操作数,这三个操作数用三目运算符。 例: 单目运算符包括: 按位取反运算符(~),逻辑非(!) 全部缩位运算符(, ~, |, ~|, ^, ^~/ 或 ~^) 三目运算符只有条件运算符一个(? :) 其余的均为双目运算符。 clock= ~clock; // ~是1个

文档评论(0)

ajgoaw + 关注
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档