多级流水线结构高层次VHDL语言行为模型的研究.pdf

多级流水线结构高层次VHDL语言行为模型的研究.pdf

  1. 1、本文档共7页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
多级流水线结构高层次VHDL语言行为模型的研究.pdf

计算机辅助设计与图形学学报990409 计算机辅助设计与图形学学报 JOURNAL OF COMPUTER-AIDED DESIGN-COMPUTER GRAPHICS 1999 Vol.11 No.4 P.320-323 多级流水线结构高层次VHDL语言行为模型的研究 石峰 刘明业 摘 要:建立数字系统的高层次VHDL语言行为模型,是应用VHDL语言及自动综合系统以自顶向下 的方法进行大规模集成电路设计的基础.以RISC SPARC MB86901为例,讨论建立多级复杂流水线结构的 VHDL语言高层次行为模型的方法,同时对相关问题进行分析. 关键词:VHDL,行为描述,多级流水线 分类号:TP302 A RESEARCH ON THE HIGH-LEVEL VHDL BEHAVIOR MODEL OF MULTI-STAGE PIPELINE STRUCTURE SHI Feng (Research Center of ASIC, Beijing Institute of Technology, Beijing 100081) LIU Ming-Ye (Research Center of ASIC, Beijing Institute of Technology, Beijing 100081) Abstract :To model a digital system behaviourally by VHDL on the high level is the basis on which a VLSI is designed by auto-synthesis system with the method of Top-Down. In this paper, the research on how to model a multi-stage pipeline structure behaviourally by VHDL on the high-level is given by taking the RISC SPARC MB86901 as an example and some associated problems have also been treated. Key words :VHDL, behaviour description, multi-stage pipeline▲ 1 引言   利用VHDL语言进行专用集成电路(ASIC)的高层次行为描述具有直观、简洁、准确性高的特 点,随着Top-Down设计方法的推广和各种高层次综合系统的出现,逐渐被设计者所采用.多级流水线 结构是复杂时序数字系统中比较有代表意义的结构之一.研究如何用VHDL语言对多级流水线结构进 行较高层次的描述,对于利用VHDL语言从高层次行为功能的描述开始,采用Top-Down的设计方 法,进行复杂时序数字系统设计,是一件十分有意义的事.本文将以Fujitsu 公司生产的RISC SPARC 芯 片MB86901的流水线结构为例,给出一种多级流水线结构高层次行为功能描述的方法,并对与之相关 的问题进行深入的分析. 2 MB86901简介   MB86901是Fujitsu公司生产的主要用作图形工作站中央处理器(其中的整数单元IU)的芯片.该芯 片采用RISC指令集和SPARC结构,其指令集含有数据传送、算术逻辑运算、控制转移、控制寄存器 读写4类指令;大部分指令是单周期指令,少数为双周期或多周期指令.芯片内部采用4级流水线结 构,分为取指、译码、执行、写回4级,每级使用一个或多个相应的指令寄存器.该芯片的流水线结构 十分复杂,一般而言,对于流水线结构中所特有的各种数据相关及控制相关,通常的做法是在程序 的编译阶段进行优化或在硬件上插入等待周期加以解决.这种方法有时很难达到较高的流水效率,而 该芯片通过指令缓冲等专门结构从硬件设计上加以判断解决,使流水效率接近于1,因此其流水线结 构十分复杂.图1为流水线中寄存器部分的结构图.当流水线满载时,各级同时处理

文档评论(0)

文档精品 + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

版权声明书
用户编号:6203200221000001

1亿VIP精品文档

相关文档