基于verilog的数据收发论文.pdf

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实验课程名称 数据收发器 姓名:殷富有 学号:G 院系:Computer school of NUDT 专业:微电子 一、 实验目的 1.熟悉使用Verilog Hdl 语言; 2.熟悉使用Modelsim、Design Compiler、Linux 等工具; 3.掌握用 Verilog Hdl 对SRAM 读写数据; 4.利用状态机分时对SRAM 读写。 二、 实验要求 功能描述:设计一个并行接收,串行发送的缓存器,其数据存储使用 双端口 SRAM(一读一写)实现,SRAM 大小为深 64、宽 32 位(64 字 ×32 位)。缓存器按32 位并行输入接收数据,最多可缓存64 组数据, 缓存器置全满后不再接收并行数据输入;同时可根据读数请求,按接 收数据的顺序,将已接收的 32 位数据按位串行发送出去,完成该字 的发送需将该字地址置为空,又可以放置新的并行输入数据。同时读 写同一地址数据时,假设读操作可获取必威体育精装版写数据。 三、 实验原理 1. 顶层原理框图 图 2.1 数据收发顶层模块图 图2.2 读写 SRAM 顶层原理图 2.状态 图2.3 数据收发状态图 3.接口说明 类型 名称 位宽 描述 备注 input clk 1 读、写时钟信号 input rst 1 同步复位信号,低有效。初始化所有信号,清空 维持有效至少两个 SRAM 时钟周期 input wr_p 1 写指针,指向所写数据的地址,从 0 到 63.初始化 为 0,当值为 63 时若Rd_p_cnt 不为 0,则继续向 0 地址存数据,当 Wr_p_cnt 等于 Rd_p 时,SRAM 满,不可写入 input rd_p 1 读指针,指向所读数据的地址,从 0 到 63.初始化为 0,当Wr_p_cnt 值没有达到 63 时,Rd_p_cnt 不值不 可大于 Wr_p_cnt ,当他们都到达过 63 之后,同时清 除相同达到的次数。Rd_p_cnt 的值总是要小于 Wr_p_cnt 的值。当Rd_p_cnt 等于Wr_p_cnt 时,SRAM 空,不可读。 input Data_in 32 并行输入数据 output Data_out 1 串行输出数据 output Full 1 SRAM 满信号,高有效 output empty 1 SRAM 空信号,高有效 output Data_en 1 串行输出有效,高有效 4.实现思想 由于是单口 SRAM 不能同时读写数据,我的实现思想是采用状态 机不断切换读数据和写数据两个状态,数据输出又要求串行输出,所 以读一个数据等32 拍后,又继续写数据。 图 2.4 SRAM原理图 图 2.5 管脚功能描述

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