CPLD数字系统设计.pdf

基于 CPLD 的 简单数字系统设计 TX 二〇一〇年三月二十七日 - 1 - Ⅰ 数字秒表 一 设计目标 1 在实验板环境下基于提供的时钟实现数字秒表； 2 通过按键对秒表进行控制。 二 总体考虑 1 在实验环境下有1Hz~10kHz 的频率可以直接使用，考虑到秒表的需要和扫描电路 的需要，我们在此直接使用1kHz 的时钟频率来驱动秒表； 2 在实现上，使用六个扫描显示的数码管显示时、分、秒，使用分段驱动的两个数 码管显示百分秒位。 3 在键盘上定义开关1 和开关2 的高电平为清零和暂停。 三 电路实现 1 时钟信号通过对1kHz 进行10 分频即得到秒表的输入信号，进位信号依次在作为 更高级时间单位的输入信号进行计数和显示。 2 在控制方面，在使用MSI 计数器的清零端接入一个公共的控制信号，以随时清零 计数器和显示；将时钟脉冲和另一个公共信号的与作为真正的时钟输入，以用该 信号来暂停或者重启秒表记数。 四 主要部分框图 1 分频器电路 用一个十进制的MSI 计数器即可实现十分频电路，将 1kHz 的信号输入按100Hz 输出，实现百分秒的脉冲。电路如图。 VCC 74160 LDN A B QA C QB D QC ENT QD ENP RCO OUTPUT CLK100Hz CLRN CLK1kHz INPUT CLK VCC inst COUNTER 图I- 1 十分频电路 2 秒计时电路 同样用MSI 器件的级联形成一个60 进制的计数器。要注意的仅仅是其中的进位 和在适当的时候记数到的时刻的清零逻辑。 - 2 - 在分，时以及百分秒记数电路中有类似的电路，不同仅仅是清零逻辑。秒计时电 路见图2 。 N R L VCC AND2