vhdl期末考试复习提纲(考点大全).doc

Vhdl复习 考试题型：单项选择题：（10*2=20分）简答题：（5*4=20分，每小题5分)判断改错题：（2*5=20分）综合题：（共50分） VHDL 大小写不敏感 实体（Entity） 描述此设计功能输入输出端口（Port） 在层次化设计时，Port为模块之间的接口 在芯片级，则代表具体芯片的管脚 Entity eqcomp4 is port(a, b: in std_logic_vector(3 downto 0); equal:out std_logic ); end eqcomp4; 实体－－端口的模式 输入（Input） 输出（Output） 双向（Inout）：可代替所有其他模式，但降低了程序的可读性，一般用于与CPU的数据总线接口 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号 结构体（Architecture） 描述实体的行为 结构体有三种描述方式 -行为描述(behavioral) -数据流描述(dataflow) -结构化描述(structural) 结构体－－行为描述 结构体－－数据流描述描述输入信号经过怎样的变换得到输出信号 结构体－－结构化描述 三种描述方式的比较 VHDL标识符（Identifiers） 基本标识符由字母、数字和下划线组成 第一个字符必须是字母 最后一个字符不能是下划线 不允许连续2个下划线 保留字(关键字)不能用于标识符 大小写是等效的 VHDL数据对象（Data Objects） 常数（Constant） 固定值，不能在程序中被改变 增强程序的可读性，便于修改程序 在综合后，连接到电源和地 可在Library、Entity、Architecture、Process中进行定义，其有效范围也相应限定 Constant data_bus_width: integer := 8; 信号（Signals） 代表连线，Port也是一种信号 没有方向性，可给它赋值，也可当作输入 在Entity中和Architecture中定义 设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。在Max＋PlusII中被忽略。 用 = 进行赋值 signal count：bit_vector(3 downto 0):=“0011”; 变量（Variable） 临时数据，没有物理意义 只能在Process和Function中定义，并只在其内部有效 要使其全局有效，先转换为Signal。 用 := 进行赋值 variable result : std_logic := ‘0’; 信号与变量的区别 信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 信号赋值符号为“=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。变量，赋值符号用于变量赋值动作，立即生效。 举例说明（改错） 已知start为STD_LOGIC类型的信号，sum是INTEGER类型的信号，请判断下面的程序片段： PROCESS（start） BEGIN FOR i IN 1 TO 9 LOOP sum:= sum+i； END LOOP； END PROCESS； 【参考答案】： sum是信号，其赋值符号应由“:=”改为“=”。 已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY add IS PORT（data_in1, data_in2：IN INTEGER； data_out：OUT INTEGER）； END add； ARCHTECTURE add_arch OF add IS CONSTANT a:INTEGER=2； BEGIN data_out=( data_in1+ data_in2) * a； END addsub_arch； 【参考答案】： 常量声明时赋初值的“=”符号应改用“:=”符号。 信号与变量的区别 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： ARCHITECTURE test_arch OF