Xilinx_ISE软件简单教程.ppt

§1.4 软件使用—ISE9.1 新建项目工程 新建设计文件 设计编译改错 设计仿真测试 设计文件下载—— 适配、编程、下载 * * * * 设计一个模16计数器 要求： 1、系统输入时钟48MHZ 2、系统输出1HZ信号，用LED指示灯显示； 3、系统输出模16数据，用4个LED指示灯显示； 4、系统下载配表管脚： CLK：T8 模16四个LED1-4：C10、A10、B10、A9 1HZ信号LED: B8 1、启动软件 启动program/xilinx ise 9.1/project Navigator到下图界面 2、建立项目工程 【file】--【new project】如下图所示 ，键入项目的名称和保存项目各文件的地址（注意项目文件名不要用中文，开头不要用数字） 3、设置参数 建好后击“下一步”，新项目对话框如下图所示，按下图配置参数 4、参数设置 完善 建然后一直NEXT到下图点完成 5、新文件的输入 【project】--【new source】如下图所示 5、新文件的输入 输入文件名（不要同项目名相同，选VHDL Module 6、新文件输入完善 一直单击“下一步”直到完成到下图,在右窗中输入源程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt16 is port(clk: in std_logic; dout:out std_logic_vector(3 downto 0); dclk1:out std_logic); end cnt16; architecture Behavioral of cnt16 is signal clk1: std_logic := 1; signal q: integer range 0 to=0; signal w: std_logic_vector(3 downto 0):=0000; Begin dclk1=clk1; dout=not w; 设计输入例程 t1: process(clk) begin if clkevent and clk=1 then if qthen q=0;clk1=not clk1; else q=q+1; end if ; end if; end process; t2: process(clk1) begin if clk1event and clk1=1 then if w=9 then w=”0000“; else w=w+1; end if; end if; end process; end Behavioral; 设计输入例程 7、程序语法检查 点中源文件，双击处理窗中的Check Syntax 查看报告窗，并对错误进行修改，再运行Check Syntax， 直到报告窗为Successfully 8、功能仿真 【project】--【new source】 ，键入仿真文件名，直到完成 仿真建立的完善 Soure for 中选Bh..Simulation，在仿真文件右窗中输入 激励信号的波形参数值。 Clk赋值： 仿真运行 点中仿真文件，双击处理窗中的Simulate Behavioral Model. 观看显示波形 管脚适配 Sources for 设置为Synthesis..，选中要适配的文件。双击处理窗 的Assign Package Pins，该操作会提示生成一个.ucf文件，选是 按下图在LOC位置把管脚分配好，并保存 文件编程 退回源窗和处理窗，选中下载文件，运行处理窗 Generate Programming File，生成.Bit下载文件， 关闭产生的对话框Xilinx Webtalk Dialog。 文件下载实现 连接开发板，打开电源，点中下载源文件,双击处理窗中的Co