基于简化SynqNet总线的高速多轴联动控制芯片的设计研究.ppt

谢谢！！！ 项目负责人:张彩蕾 指导教师：张建华 项目任务书 1 项目验收书 4 成果精髓 1 研究报告 1 研究报告附件 1 光盘 1 1、结题材料 2、研究主要工作 简化SynqNet总线通讯协议 基于简化SynqNet运动控制芯片结构 主控芯片（host）设计 运动控制芯片设计 芯片测试 2.1 简化SynqNet总线通讯协议 ?  图2简化Synqnet的运动控制网络结构 图1 Synqnet的运动控制网络结构 图1 Synqnet的运动控制网络结构 控制计算机完成人机交互、刀具补偿、译码、校验等工作，将运算结果通过USB或其它总线传给电机控制器，各运动参数再由电机控制器通过Synqnet传至各运动轴，从而实现各轴的运动。运动中的粗插补与各轴的运动控制协调由电机控制器完成，Synqnet各节点只完成单轴的运动控制及参数传递。 图2 简化Synqnet的运动控制网络结构 主控计算机在完成指令输入、译码、校验、刀具补偿后将得到的多轴运动控制指令直接通过局部总线传给主控节点host，再由host通过简化Synqnet传给各从节点，从节点不仅完成指令数据的接收、通信功能，还负责各运动轴的协调控制。在这种方式中，节点上各轴的插补动作信号由带有简化Synqnet协议的电机运动控制芯片实现。相对于图3.2所示的控制结构，利用图3.3的结构将插补算法集成到节点控制中，不需要额外的插补控制器，同时也易于实现多轴运动的强适时控制。 2.2 基于简化SynqNet运动控制芯片结构 根据上述的简化Synqnet运动控制网络结构，本项目研究中的运动控制芯片有两种：主控（host）芯片与运动控制（slave）芯片。 主控芯片接收CPU送来的并行数据，根据网络介质的要求将其转换为四位数据，同时响应数据传送时钟TXC，在TXC的升沿将数据发送到简化Synqnet网络上，供运动控制芯片接收。 运动控制芯片芯片接收来自主控芯片的四位数据，转化为16位数据后进行16为循环冗余码校验，如果数据出错，则通过自带的发送功能向主控芯片发出重发请求。反之，根据指令类型分别初始化运动参数，驱动圆弧或直线插补模块，送出指令脉冲给相应驱动器。 2.3 主控芯片（host）设计 根据功能可以划分为发送模块、接收模块、校验模块和缓冲区模块，通过VHDL软件接口映射代码连接各个模块，其基本结构下图： 2.3.1发送模块 数据发送过程分为两个阶段：参数设置与数据发送。参数设置阶段，发送模块检测FIFO状态，计算FIFO中的数据个数，并作为数据封包长度通过PHY发出；数据发送阶段，发送模块响应发送时钟TCK的下降沿，根据模块状态与FIFO状况依次将发送FIFO中的数据发出。 一次数据传送结束，发送模块等待一个TCK周期，数据接收端无出错信号发出则转入发送空闲态，可以开始新的数据发送。 发送模块共有十个状态字，含义及说明如下表 数据发送模块的算法流程如下： 2.3.2数据校验 从传输可靠性的角度出发，发送模块提供数据校验功能，设置参数的校验采用反码校验，即在传送数据的同时传送数据的反码，分别作为32位数据的高16位与低16位，接收端对二者做异或运算即可判断数据是否有效。 本文的数据传输采用循环冗余码校验的校验方式（Cyclical Redundancy Check, 简称CRC）。它利用除法及余数的原理来作错误侦测（Error Detecting）的。CRC校验的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的监督码（既CRC码）r位，并附在信息后边，构成一个新的二进制码序列数共(k+r)位，最后发送出去。在接收端，则根据信息码和CRC码之间所遵循的规则进行检验，以确定传送中是否出错。 2.3.3CPU读写控制 CPU读写控制实现数据由CPU到主控芯片发送队列FIFO的写入，以供发送模块读取数据，进行16-4位的数据转换，而后发送到发送端TXD上。 CPU读写控制信号主要有16位数据总线D，写信号WR，FIFO满信号等构成，其时序如下图所示： 2.3.4接收状态控制 主控（Host）芯片具有全双工的通信功能，