FPGA_ASIC一种基于FPGA的高精度大动态数字延迟单元的设计.pdfVIP

一种基于 FPGA 的高精度大动态数字延迟单元的设计 A Design of Digital Delay Line Based on FPGA （1，中国科学院研究生院；2 ，中国科学院空间科学与应用研究中心）刘鹏 1，2 许可 2 LIU Peng XU Ke 摘要：本文提出了一种数字延迟单元的设计方案，该方案能够实现 0.1ns 的延迟度精度和 10ms 的动态范围，通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路 在 Virtex5 系列的 FPGA 上实现，其核心由粗延时单元和精延时单元两部分组成，粗延时单 元采用计数器法实现，精延时单元的核心由 IODELAY 基元构成，语言代码通过了 FPGAdv 软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。 关键词：数字延迟线； FPGA ；IODELAY 中图分类号：TP31 文献识别码：A Abstract: The design of a new digital delay line (DDL) is introduced in this paper. This DDL can achieve the time delay by the step of 0.1ns, and the delay duration can be easily expanded to more than 10ms in this scheme. The delay circuit was constituted by a wide delay unit and a narrow delay unit. The wide delay unit was build up by user-defined counters, while the narrow delay unit make up of an IODELAY unit. Its designed code has been compiled and simulated on FPGAdv software. It had been applied to control the delay of the radar signal envelop in radar altimeter simulator successfully. Key words: digital delay line; FPGA ；IODELAY 1. 引言 在电子和通信领域，数字延迟单元有着非常广阔的应用。例如在雷达回波信号模拟器系 统[1] [2] [3] 、相控阵雷达系统 、时间数字化系统 以及同步通信系统设计中都要用到数字延迟单 元。数字延迟单元的主要指标有精度和动态范围。一般说来，现有的延迟单元实现方式分为 专用和通用两大类。专用的延迟单元如 AD9501 ，它采用模拟器件实现，特点是延迟精度高， 可以达到 10ps 级别，但是动态范围较小（小于 10us）；而通用数字延迟单元一般采用可编程 逻辑器件实现，具有可编程和动态范围大的特点（延迟动态范围几乎可根据需要任意编程设 定），缺点是受器件工作频率限制，精度较低（通常不到 5ns ）。 FPGA （Field Programmable Gate Array 现场可编程门阵列）是一种高密度的可编程逻辑 器件，采用 FPGA 开发可编程数字延迟单元，只需要使用其硬件资源中一部分区域完成目 标工作，并不影响其它部分的功能，易于和其它单元进行集成。 本文采用 Xilinx 公司的 Virtex5 系列 FPGA ，实现了一个动态范围为 10ms，精度为 0.1ns 的可编程延迟单元。该单元同时具有通用和专用数字延迟单元的优点，同时通过对工作参数 的调节可以实现更大的动态范围。目前该单元电路已成功的应用在卫星雷达高度计的回波信 号模拟器上。该模拟器能够模拟高度计卫星 800km 的轨道高度，并能提供0.1ns 的信号延迟 精度和 10ms 的动态范围。 2. 方案设计 数字延迟的基本方法有计数器法、存储器法、和数控延迟线法，这些方法的实现原理和