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电子发烧友电子发烧友 电子技术论坛电子技术论坛 基于 Verilog HDL 设计实现的乘法器性能研究 Design of Multiplier and Research on Performance based on Verilog HDL (广东工业大学)赵娟 李振坤 刘怡俊 张希花 刘玉转 ZHAO Juan, LI Zhen-kun, LIU Yi-jun, ZHANG Xi-hua, LIU Yu-zhuan 摘要：本文在设计实现乘法器时，采用了4-2 和 5-2 混合压缩器对部分积进行压缩，减少了 乘法器的延时和资源占用率；经 Xilinx ISE 和 Quartus II 两种集成开发环境下的综合仿真测 试，与用 Verilog HDL 语言实现的两位阵列乘法器和传统的 Booth 编码乘法器进行了性能比 较，得出用这种混合压缩的器乘法器要比传统的 4-2 压缩器构成的乘法器速度提高了 10％， 硬件资源占用减少了 1％。 关键词：Verilog HDL ；改进Booth 算法；乘法器； 中图分类号：TP332 文献标识码：A 基金项目：广东省自然科学基金：基于入侵检测系统中的智能化无主次通讯机制研究（编号： ） Abstract: Using 4-2 compressor and 5-2 compressor to compress partial products, while designing multiplier to reduce the delay of time and ratio of resource. Comparing performance of multiplier described in Verilog HDL on speed 、area and the utilization ratio of resource in the integrated exploitation environment of Xilinx ISE and Quartus II. the speed of this multiplier is increased by 10% and its hardware resource is reduced by 1%. Key words: Verilog HDL；Modified Booth algorithm ；Multiplier 1 引言 Verilog HDL 是当今最为流行的一种硬件描述语言，完整的 Verilog HDL 足以对最复杂 的芯片和完整的电子系统进行描述[1] 。本文采用Verilog HDL 语言来设计实现 4-2 和 5-2 混 合压缩器构成的乘法器的设计，并与另外实现的两种乘法器从速度，面积和硬件资源占用率 等方面进行了性能比较，得出用这种改进压缩器要比两位阵列乘法器和传统的 4-2 压缩器构 成的乘法器速度提高了 10％，硬件资源占用减少了2 ％。 2 两位阵列乘法器 阵列乘法器基于移位与求和算法。两位阵列乘法器是对乘数以2bit进行判断，这样可以 在部分积的数目上比一位判断阵列乘法器减少1倍；另外，阵列乘法器结构比较规范，利于 布局布线，但是阵列乘法器存在进位问题，运算速度比较慢，所需时钟周期长，时延大。以 下是两位判断的乘法器的Verilog HDL语言部分程序： module imult _radix_2(prod,ready,multiplicand,multiplier,start,clk); …… case ( {product[1:0]} ) 2d0: pp = {2b0, product[31:16] }; 2d1: pp = {2b0, product[31:16] } + multiplicandX_1; 2d2: pp = {2b0, product[31:16] } + multiplicandX_2; 2d3: pp = {2b0, product[31:1