《3_Verilog HDL硬件描述语言程序设计基础 II_AltechQingDao》.pdf

《3_Verilog HDL硬件描述语言程序设计基础 II_AltechQingDao》.pdf

  1. 1、本文档共99页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
Verilog 硬件描述语言设计入门 Verilog 硬件描述语言设计入门 ALTECH 技术部:张洪磊 ALTECH 技术部: zhanghl@ 01/99 H0NLY_ZHANG Contents Contents ¡ Verilog HDL的编译指令 ¡ Verilog HDL的编译指令 ¡ Verilog HDL的逻辑值 ¡ Verilog HDL的逻辑值 ¡ Verilog HDL的常量 ¡ Verilog HDL的常量 ¡ Verilog HDL的变量 ¡ Verilog HDL的变量 ¡ Verilog HDL的参数 ¡ Verilog HDL的参数 ¡ Verilog HDL的表达式 ¡ Verilog HDL的表达式 02/99 H0NLY_ZHANG 03/99 H0NLY_ZHANG 编译指令 编译指令 ¡ 以` (反引号)开始的某些标识符是编译器指令。 ¡ 在Verilog HDL语言编译时,特定的编译器指令在整个编译过程中 有效 (编译过程可跨越多个文件),直到遇到其它的不同编译程 序指令。 04/99 H0NLY_ZHANG 编译指令 编译指令 ¡ 完整的标准编译器指令如下: ¡ `define, `undef ¡ `ifdef, `else, `endif ¡ `default_nettype ¡ `include ¡ `resetall ¡ `timescale ¡ `unconnected_drive, `nounconnected_drive ¡ `celldefine, `endcelldefine 05/99 H0NLY_ZHANG `define 和`undef `define 和`undef ¡ `define指令用于文本替换,它很像C语言中的#define 指令 ¡ `define指令用于文本替换,它很像C语言中的#define 指令 ¡ eg: ¡ eg: `define MAX_ BUS_SIZE 32 `define MAX_ BUS_SIZE 32 . . . . . . reg [ `MAX_ BUS_SIZE - 1:0 ] AddReg; reg [ `MAX_ BUS_SIZE - 1:0 ] AddReg; ¡ 一旦`define 指令被编译,其在整个编译过程中都有效。 ¡ 一旦`define 指令被编译,其在整个编译过程中都有效。 ¡ note :通过另一个文件中的`define指令,MAX_ BUS_SIZE 能被多个文件使用。 ¡ note :通过另一个文件中的`define指令,MAX_ BUS_SIZE 能被多个文

文档评论(0)

ghfa + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档