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信息工程学院电子测量与仪器检测实验报告 题目：等精度同步测频 班级： 学号： 姓名： 老师： 2012年6月4日 实验二 等精度同步测频 一、实验目的 掌握等精度同步测频的工作原理。 掌握VHDL和Verilog硬件描述语言的用法。 掌握用硬件描述语言实现自己设计方案的方法。 了解Quartus II或是Maxplus II的使用方法。 学习用仿真工具调试硬件模块的方法以及用单片机访问FPGA的方法。 二、实验仪器 1、PC机一台。 2、函数发生器一台。 3、FPGA开发板一块。 4、JTAG下载线一条。 5、安装Quartus II 或是Maxplus II软件。 三、实验电路及原理说明 1.实验原理图 图2-1 多周期同步测频的原理方框图 2.工作波形图 图2-2 多周期同步测频的工作波形图 3.工作原理 1、工作原理 图2-1给出了多周期同步测频率的原理方框图，图2-2是对应的工作波形图。 其工作过程是：单片机预置一定宽度（如1s）的闸门脉冲信号，加至D触发器以形成同步闸门信号T；被测信号频率分两路加入，一路加至D触发器作为CP时钟，和预置闸门一起作用，在Q端形成同步闸门[见图2-2中T的波形]，并分别加到主门1和主门2上，将主门1、2同时打开；这时，被测频率通过主门1进入计数器1，对进入的周期数进行计数，得计数值；同时，晶振标准频率通过主门2进入计数器，得计数值，其波形如图2-2所示，由图可得： 因此： 2、误差分析 由以上工作过程和波形图可以看出，对被测信号的计数是与闸门同步的，故不存在量化（）误差。这样，用该计数器测频，不管频率高低，其精度是相同的。这时，误差仅发生在计数器2对的计数值上，因为主门2与之间并无同步关系，故仍存在量化误差。不过，通常，故误差相对小得多。 多周期同步计数器测频的误差为：，N为T时间内晶振震荡的次数。 3、系统整体框图 图2-3 等精度测频的系统总体框图 4、框图解释： 1、波形变换器用来将待测正弦波变换成同频率的方波，以便于后面的数字电路的处理，通常使用比较器或是施密特触发器来完成。 2、等精度测频器即是我们设计的核心单元，主要用来数出待测信号以及CLK_50M在一秒的定时内震荡的次数；里面包括两个32位的寄存器，这两个寄存器共用一组地址、读写、片选、数据总线，CPU可以通过这组总线来访问两个寄存器，从而便于CPU读取并计算出待测信号的频率。 3、CPU用来读取“等精度测频”模块中的两个计数值，再利用这两个计数值推算出待测信号的频率，并获取按键指令以及控制显示设备用来显示结果。 4、按键用来接收用户的输入，每按一个键就会产生一个中断，使CPU转而执行相应的中断服务程序，从而完成相应的工作。 5、显示设备可由led或是12864等简单、便宜的显示设备组成，通过CPU的控制把测得的数据（两个计数其中的值或是被测信号的频率）显示出来。 4）采用Verilog或者VHDL实现等精度测频的模块 等精度测频模块是本实验的核心模块，也是我们实验的主要内容，要求同学们用VHDL或是Verilog语言中的至少一种写出其功能，并用仿真工具进行时序仿真，验证模块的正确性。有条件的可以采用任一款式的单片机访问该等精度的测频模块，直接使用函数发生器产生的方波作为待测信号，从而验证该模块的正确性。 等精度测频模块是由三个更小的子模块组成的，分别是：异步秒脉冲模块、同步秒脉冲模块、计数器模块。 这三个模块的符号图如下所示： Zhangfengying_Asyn_Sec_pulse_Module 图2-4 异步秒脉冲模块 Zhangfengying_Syn_Sec_pulse_Module 图2-5同步秒脉冲模块 Zhangfengying_Counters 图2-6 计数器模块 三个模块作用简介 1、异步秒脉冲模块：用来产生接近一秒的正电平，系统正是通过计算这一秒内待测信号的振动次数以及CLK_50M的振动次数，再通过这两个次数算出待测信号的频率的。之所以说是“异步秒脉冲”，这里的“异步”是相对于待测信号的步调的，也就是说，不与待测信号的上升沿或是下降沿同步，那么就是“异步的”。 2、同步秒脉冲模块：根据异步秒脉冲模块产生的与待测信号同步的接近一秒的正电平，这里说的“同步”是相对于待测信号的，也就是说新生成的同步秒脉冲的