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第8章 TMS320C54x的硬件设计 典型的DSP硬件系统 DSP应用系统的设计 DSP基本硬件系统 电源 复位电路 时钟电路 存储器接口 电源设计 DSP芯片引脚: CVdd,DVdd,Vss 低电压供电 采用双电源供电机制 C54X系列大多数DSP芯片的电源电压为5V、3.3V或2.5V。 内核电压(CVdd)和I/O电压(DVdd)分开 CVdd：工作电压为3.3V或2.5V或1.8V DVdd：工作电压一般为3.3V 电源设计 从5V电源产生，图8.2.2 从3.3V电源产生，图8.2.3 复位电路 DSP芯片引脚:RS/ 复位状态 复位：芯片内寄存器初始化复位，只要芯片引脚RS/为低，芯片始终处于复位状态，仅当RS/变为高电平后，芯片内的程序才可从FF80H地址开始执行 DSP要求复位信号从低到高之前，时钟必须已经稳定工作了若干时间(100-200ms). 寄存器：主要有ST0、ST1、PMST的状态 ST0=1800H,ST1=2900H,PMST=FFE0H 复位电路 硬件复位 上电复位电路 手动复位电路 自动复位电路 软件复位 RESET指令 CCS环境中,debug---reset CPU 时钟电路 DSP芯片的工作时间基准,工作频率如100MHz等,可通过软件编程调整 DSP芯片引脚: X1(时钟输出) X2/CLKIN(时钟输入,外部参考时钟输入) 两种时钟电路 利用内部晶振电路（无源晶振） X1（输出）和X2（输入）之间连接晶体,图8.2.11 利用外部时钟源（有源晶振,常用） 利用外部晶振给定参考时钟输入,通过DSP的X2引脚,X1悬空,图8.2.10 两个引脚： CLKIN/X2:输入引脚 CLKOUT:主时钟输出引脚 时钟频率 工作频率(CLKOUT)与外部参考时钟频率(CLKIN)间的关系 CLKOUT=CLKIN*倍率 早期DSP,常采用分频方式 随着工作频率的增高,易引起高频干扰，不稳定 近期的DSP,既可用倍频方式,也可用分频方式,可编程改变倍率 可编程锁相环（PLL） 可控制倍率,使能和释放PLL电路,为PLL设置延迟等 PLL的配置 PLL的硬件配置 设定三引脚CLKMD1,CLKMD2和CLKMD3的电位,从而改变倍率. PLL的软件配置 配置时钟模式寄存器CLKMD的值, 改变倍率 软件可编程PLL 具有高度的灵活性，可提供各种时钟乘法器系数，且能直接接通和关断PLL. 通过软件编程，可选择以下两种时钟工作模式： PLL模式(倍频): 输入时钟CLKIN乘以一个系数（该系数可取30多个值），这是靠PLL电路完成的。 DIV模式(分频):输入时钟CLKIN除以2或4。此时，PLL电路关断,以使功耗最小。 CLKMD:时钟工作方式寄存器 PLLMUL:PLL的倍频乘数 PLLDIV:PLL的分频除数 PLLCOUNT:PLL计数器，每16个CLKIN到来后减1，以保证频率转换的可靠性。 PLLON/OFF：PLL的通断位，与PLLNDIV一起决定PLL是否工作。 PLLNDIV：PLL时钟发生器工作方式选择位，0：分频方式；1：倍频方式。 PLLSTATUS：只读位，指示时钟发生器的工作方式。 思考： 如：CLKMD分别设置为5007H, 9007H, F007H, 4000H, 6000H 时时钟电路的工作模式如何？ 倍率：6，10，1，0.5，0.5 DSP芯片复位后，时钟方式由3个外部引脚(CLKMD1~CLKMD3)的状态决定 表8.2.5, CLKMD复位值与时钟模式间的关系？ DSP的工作频率 一般，首先采用较低工作频率的DSP复位时钟模式，之后再通过软件重新配置CLKMD，使其工作在较高频率。 P288 8.3 DSP的电平转换电路设计 各种电平的转换标准 5V CMOS、5V TTL、3.3V TTL电平转换标准 图8.3.1 3.3V和5V电平转换的四种情形 5VTTL器件驱动3.3VTTL器件,只要3.3V器件能承受5V电压，就可直接相接。 3.3VTTL器件驱动5VTTL器件,可直接相接。 5V CMOS器件驱动3.3VTTL器件,只要3.3VTTL器件能承受5V电压，就可直接相接。 3.3VTTL 器件驱动5V CMOS器件,不能直接相接。 DSP与外围器件的接口方法 DSP的DVdd为3.3V 与3.3V器件的接口,直接相接 与5V器件的接口 例子：DSP与EPROM的接口 表8.3.2，电平转换标准 地址线、信号线、数据线等 缓冲器的特点： 例：设计一个基于单片机和DSP HPI并行通信系统 系统简介 数据是双向传输的 电平转换电路 DSP5416和AT89C51的电平转换标准是一致的 但DSP5416不能承受5V电压 需增加