VHDL设计初步计数器.ppt

3.2 基本时序电路的VHDL描述 与组合电路主要的不同点：带有存储功能 基本的时序逻辑电路：触发器，以D触发器最为常见。 Q=D CP 或CP CP代表时钟信号 习 题 3-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图3-19中h_ suber是半减器，diff是输出差，s _out是借位输出，sub _in是借位输入。 （2）根据图3-19设计1位全减器。以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计（减法运算是 x – y – sun _in = diffr）。 习 题 3-8 给出一个4选1多路选择器的VHDL描述。选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。 3-9 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。 试对例3-20的设计稍作修改，将其进位输出COUT与异步加载控制LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个16位可控的分频器，给出其VHDL表述，并说明工作原理。设输入频率fi=4MHz，输出频率fo=516.5±1Hz（允许误差±0.1Hz），16位加载数值=？。 3-10 用VHDL设计一个功能类似74LS160的计数器。 3-11 给出含有异步清零和计数使能的16位二进制加减可控计数器的VHDL描述。 习 题 3-12 分别给出以下2个RTL图的VHDL描述，注意其中的D触发器和锁存器的表述。 KHF-5型 FPGA实验开发系统简介 芯片简介： 1、FPGA芯片型号：EP1K100QC208-3 2、ALTERA公司生产 3、集成10万门 4、引脚数为208 系统资源 50MHz、22.1184MHz、1~1MHz时钟 16个数据开关、4个脉冲开关、16个LED 10个数码管：右边两个为静态显示，其他8个为动态显示 A/D转换：ADC0809（8位）、MAX196（12位） D/A转换：DAC0800 4×4键盘、RS485接口、扩展接口、扬声器、液晶（12864）等 引脚设置 I/O口 引脚 引脚资源 clk时钟 PIN_80 22.184M晶振 F_IN待测频率 PIN_183 50M晶振 COUT溢出 PIN_103 LED管 H[0]~H[6] 十位显示 PIN_170 172 173 174 175 176 177 右边第二个数码管a b c d e f g L[0]~L[6] 个位显示 PIN_161 162 163 164 166 167 168 右边第一个数码管a b c d e f g 引脚设置步骤 打开编译好的工程； 选择菜单Assignment—Assignment Editor在出现的对话框中将Category项改为PIN； 在下面的表格中双击To下面的列选择待分配的输入输出口，双击Location选择FPGA上相应的引脚； 把所有引脚设置完成后对工程编译。 选菜单Assignment—Assignment Editor在页面中Category选 Pin 进行设置，如下图： 程序下载步骤 安装KHF-5型实验开发系统软件；（如果安装过可省略此步骤） 打开KHF-5型实验开发系统软件； 连接实验箱电源线和串口线，打开电源开关； 点页面左边的“串口设置”选择下载用的串口 点击“器件选择”选“EP1K100” 点击“文件下载”选择工程目录，在右边“文件下载”选中后缀为.pof的文件，点击下面的“写CPLD”按钮，如果设置正确会看到下载进度。当进度为100%时下载完毕。 KHF-5型 实验开发系统界面 串口设定对话框 器件选择对话框 文件下载对话框 EDA技术实用教程 第3章 VHDL设计初步 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 1. 上升沿检测表达式和信号属性函数EVENT 2. 不完整条件语句与时序电路 表示当信号发生变化的时刻 IF 条件表达式 语句 没有ELSE （保持） END IF 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 3.3