FPGA复习指南.ppt

5.5.1 组合逻辑电路设计实例 [例5.4]. 比较器的设计实例（利用赋值语句设计组合逻辑） module compare(equal,a,b); parameter size=1; output equal; input [size-1:0] a, b; assign equal =（a==b）? 1 : 0; endmodule 5.5.1 组合逻辑电路设计实例 [例5.5]. 3-8译码器设计实例（利用赋值语句设计组合逻辑） module decoder(out,in); output [7:0] out; input [2:0] in; assign out = 1b1in; /**** 把最低位的1左移 in（根据从in口输入的值）位，并赋予out ****/ endmodule 5.5.1 组合逻辑电路设计实例 [例5.6]. 8-3编码器的设计实例 编码器设计方案之一： module encoder1(none_on,out,in); output none_on; output [2:0] out; input [7:0] in; reg [2:0] out; reg none_on; always @(in) begin: local Integer i; out = 0; none_on = 1; /*returns the value of the highest bitnumber turned on*/ for( i=0; i8; i=i+1 ) begin if( in[i] ) begin out = i; none_on = 0; end end end endmodule 5.5.1 组合逻辑电路设计实例 [例5.7]. 多路器的设计实例。 使用连续赋值、case语句或if-else语句可以生成多路器 电路，如果条件语句（case或if-else）中分支条件是互斥 的话，综合器能自动地生成并行的多路器。 多路器设计方案之一: modul emux1(out, a, b, sel); output out; input a, b, sel; assign out = sel? A : b; endmodule 5.5.1 组合逻辑电路设计实例 [例5.8]. 奇偶校验位生成器设计实例 module parity( even_numbits,odd_numbits,input_bus); output even_numbits, odd_numbits; input [7:0] input_bus; assign odd_numbits = ^input_bus; assign even_numbits = ~odd_numbits; endmodule 5.5.1 组合逻辑电路设计实例 [例5.9]. 三态输出驱动器设计实例（用连续赋值语句建立三态门模型） 三态输出驱动器设计方案之一: module trist1( out, in, enable); output out; input in, enable; assign out = enable? in: bz; endmo