QuartusII开发原理图+.ppt

2.2.2 用原理图方法设计2-4译码器 2.下载验证 下载验证是将本次设计所生成的文件通过与计算机连接的下载电缆下载到实验平台上来验证此次设计是否符合要求。 2.3 QuartusⅡ的库资源 三种逻辑元件库 原理图资源库 2.3.1 原理图资源库 2.3.2 VHDL库的种类 1. IEEE库 2. STD库 3. WORK库 4. VITAL库 USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ； LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.STD_ULOGIC ; USE IEEE.STD_LOGIC_1164.RISING_EDGE ; USE WORK.std_logic_1164.ALL； 2.3.3 VHDL库的用法 2.4 QuartusⅡ设计实例 1. 为本项工程设计建立文件夹 假设本项设计的文件夹取名为adder， 路径为：d:\adder。 一、组合逻辑电路设计 2.4 原理图电路设计方法 在此拟利用原理图输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。事实上，除了最初的输入方法稍有不同外，主要流程与前面介绍的VHDL文本输入法完全一致。 1．为本项工程设计建立文件夹 2．输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus?II，选择File→New命令，在弹出的New窗口中选择Block?Diagram/ Schematic File选项，单击OK按钮后将打开原理图编辑窗口。 2.4.1 1位全加器设计 2.4.1 1位全加器设计 （3）单击“…”按钮，找到基本元件库路径c:/altera/90/quartus/libraries/primitives/logic项（假设Quartus II安装在e盘的altera文件夹），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击Symbol窗口中的OK按钮，即可将元件调入原理图编辑窗口中。也可以直接在Name栏输入需要的元件名。分别调入元件and2、not、xnor和输入/输出引脚input和output，并如图2-69所示用单击拖动的方法连接好电路，然后分别 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择Insert→Symbol命令，将弹出如图2-68所示的元件输入对话框。 2.4.1 1位全加器设计 在input和output的PIN NAME上双击使其变为黑色，再分别输入各引脚名a、b、co和so。 图2-68 元件输入对话框 2.4.1 1位全加器设计 （4）选择File→Save As命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图文件取名为h_adder.bdf（默认的后缀是.bdf），并存盘在此文件夹内。 3．将设计项目设置成可调用的元件 使用完全相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下两点： （1）转换好的元件必须存在当前工程的路径文件夹中。 （2）按图4-69给出的方式进行转换，只能针对被打开的当前文件。 4．设计全加器顶层文件 在新打开的原理图编辑窗口中双击，在弹出的如图2-68所示的窗口中选择Project选项，在其中将显示生成的所有元件（h_adder.bdf元件所在的路径d:\adder），调出此元件，并连接好全加器电路图（见图2-70）。 2.4.1 1位全加器设计 图2-69 将所需元件全部调入原理图编辑窗口并连接好 图2-70 连接好的全加器原理图f_adder.bdf 2.4.1 1位全加器设计 5．将设计项目设置成工程和时序仿真 图2-71 f_adder.bdf工程设置窗口 图2-72 加入本工程所有文件 图2-73 全加器工程f_adder的仿真波形 图2-74 将所需元件全部调入原理图编辑窗并连接好 6. 将设计项目设置成可调用的元件 保存在调用文件同一目录下 图2-75 连接好的全加器原理图f_adder.bdf 7. 设计全加器顶层文件 图2-76 f_adder.bdf工程设置窗 8. 将设计项目设置成工程和时序仿真 图2-77 加入本工程所有文件 9. 将设计项目设置成工程和时序仿真 图2-78 全加器工程f_adder的仿真波形 9. 将设计项目设置成工程