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VerilogHDL硬件驱动电路设计 湖北师范学院 田开坤 2014.10 课堂练习 50M-10Hz分频电路，5M input clk,clr; output clko; reg [21:0]counter; reg clko; always @(posedge clk or negedge clr) begin if(counter5M/2-1) counter=coutnter+1; else begin counter=0;clko=!clko;end end 3bits计数器 input clk,clr; output [2:0]q; reg [2:0]q; always @(posedge clk or negedge clr) if(!clr) q=0; else q=q+1; 3bits比较器 input [2:0]a; output y; wire y; assign y=(a3’H3)? 1 : 0; 38译码器 数码管驱动电路 关于数码管 关于数码管 驱动一只共阴极7段数码管循环显示0~9 字符译码电路 input [3:0]d; output [6:0]y; wire [6:0]y; assign y=(d==0)?“0”: (d==1)?”1”:”2”: … : (d==9)?”9”:7’b000_0000; 0~9计数器电路 input clk; output [3:0]q; reg [3:0]q; always @(posedge clk) begin if(q9) q=q+1; else q=0; end 分频器电路:50Mhz input clk; output clko; reg clko; reg [n:0]cnt; always @(posedge clk) begin if(cnt??) cnt=cnt+1; else begin cnt=0;clko=!clko;end end 数码管显示的计数器结构框图 数码管显示的计数器结构框图 数码管显示的计数器结构框图 数码管显示的计数器结构框图 数据选择器 input [2:0]sel; output [3:0]d; assign d=(sel==3’H0)?2: (sel==3’H1)? 0: (sel==3’H2)? 1: …4: …1: …0: …2:7; 7段LED字符译码器 7段LED字符译码器 7段LED字符译码器 7段LED字符译码器 7段LED字符译码器 9999计数器 9999计数器 多位数码管并联驱动 module top(clk,clr,d,s); input clk,clr; output [6:0]d; output [1:0]s; wire [3:0]num; wire k0; mux41 MA(.A(1),.B(2),.C(3),.D(4),.Q(num),.S(s)); deled DB(.num(num),.d(d)); c_scan SC(.clk(ck0),.q(s)); div_clk CD(.clk(clk),.clr(clr),.k0(k0)); endmodule 数码管扫描驱动电路 数码管显示计数器完整框图 按键输入 一般逻辑输入 带锁存状态输入 时钟输入 复位输入 按键——多功能计数器设计 通过一个按键选择计数模式 按键一次，计数模式切换一次 LED驱动 一般电平驱动 亮度调整 花样灯 蜂鸣器驱动 一般发声 模拟音乐 LED点阵驱动 结构 时序 图形 数字钟框图 数字钟设计 原理框图（考虑硬件接口） 数字钟计数器（60和24进制计数器） 数字钟调时 整点报时 功能扩展（定时闹铃） 加减计数器 时钟 复位 模式选择 Q[7: 0] module counter(clk,clr,ms,q); input clk,clr,ms; output [7:0]q; reg [7:0]q; reg state; always @(posedge ms or negedge clr) if(!clr) state=0; else state=!state; always @(posedge clk or negedge clr) begin if(!clr) q=0; else begin if(state)q=q+1; else q=q-1; end end endmodule * * 分频电路 10Hz