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VHDL语言第一章数字系统硬件设计概述.ppt
在该例中,JK触发器、D触发器、与门和或非门都已在库WORK.NEW.ALL中定义了,这里可以直接引用。例中的构造体直接描述了它们之间的连接关系。与行为描述比较RTL方式描述更趋于实际电路的描述。 在把行为方式描述的程序改写为RTL方式描述的程序时,编程人员必须深入了解逻辑综合工具的详细说明和具体规定,这样才能编写出合格的RTL方式描述的程序。 在完成编写RTL方式的描述程序以后,再用仿真工具对RTL方式描述的程序进行仿真。如果通过这一步仿真,那么就可以利用逻辑综合工具进行综合了。 逻辑综合(Logic Synthesis) 逻辑综合这一阶段是利用逻辑综合工具,将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网络表)。 由逻辑综合工具产生门级网络表后,在最终完成硬件设计时,还可以有两种选择。第一种是由自动布线程序将网络表转换成相应的ASIC芯片的制造工艺,做出ASIC芯片。第二种是将网络表转换成FPGA(现成可编程门阵列)的编程码点,利用FPGA完成硬件电路设计。 结论:在用HDL语言设计系统硬件时,无论是设计一个局部电路,还是设计由多块插件板组成的复杂系统,上述自上至下的3个层次(的设计步骤是必不可少的。 第一层次:行为描述。 第二层次:RTL方式描述。 第三层次:逻辑综合。 自上至下设计系统硬件的过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合、优化 门级仿真、定时检查 输出门级网表 由设计过程可知,从总体行为设计开始到最终逻辑综合,形成网络表为止,每一步都要进行仿真检查,这样有利于尽早发现系统设计中存在的问题,从而可以大大缩短系统硬件的设计周期。这是用HDL语言设计系统硬件的最突出的优点之一。 Verilog HDL 是在1983年由GDA(Gate Way Design Automation)公司的 Philmoorby首创的。 1986年Moorby 提出了用于快速门级仿真的 Vrtilog XL算法,促使 Verilog HDL语言得到迅速发展。 1989年 Cadence公司收购了 GDA 公司, Verilog HDL成为 Cadence公司的私有财 产。1990 年 Cadence公 司 公 开 Verilog HDL语 言。 基 于 Verilog HDL优 越 性,IEEE 于1995年制定了 Verilog HDL的IEEE标准,即 Verilog HDL 1364-1995。 1.3 Verilog HDL VHDL语言和 Verilog HDL语言各有所长,市场占有量也相差不多。 Verilog HDL是专门为 ASIC 设计而开发的,通常适于寄存器传输级(RTL) 和门电路级的描述,是一种较低级的描述语言。 而 VHDL语言通常适于行为(功能)级和寄存器传输级(RTL)的描述,是一种高级描述语言,最适合于描述系统功能。 大多数 EDA软件都支持这两种硬件描述语言。 * 早在1980年,因为美国军事工业需要描述电子系统的方法,美国国防部开始进行VHDL的开发。1987年,由IEEE(Institute of Electrical and Electro- nics Engineers)将VHDL制定为标准。参考手册为IEEE VHDL语言参考手册标准草案1076/B版,于1987年批准,称为IEEE 1076-1987。应当注意,起初VHDL只是作为系统规范的一个标准,而不是为设计而制定的。 自IEEE公布了VHDL的标准版本,IEEE-1076(简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。 1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,(简称93版)。现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言。 虽然有“VHDL是一个4亿美元的错误”这样的说法,但VHDL毕竟是1995年以前唯一制订为标准的硬件描述语言,这是它不争的事实和优势;但同时它确实比较麻烦,而且其综合库至今也没有标准化,不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是,对于特大型的系统级数字电路设计,VHDL是较为合适的。 第一章 数字系统硬件设计概述 自计算机诞生以来,数字系统设计历来存在两个分枝,即
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