基于FPGA的奇偶分频器的设计与实现.doc

内蒙古科技大学 本科生毕业设计说明书（毕业论文） 题 目：基于FPGA的奇偶分频器的设计与实现 学生姓名： 学 号： 专 业：电子信息工程 班 级：电信10-1班 指导教师： 基于FPGA的奇偶分频器的设计与实现 摘 要 关键词：； Design and implementation of FPGA-based parity divider Abstract Divider as a basic digital circuits, widely used in a variety of complex logic circuit design, the FPGA chip, although able to own a part of our phase-locked loop to produce the desired frequency, but using VHDL language divide from the same clock frequency is more convenient and efficient to generate multiple needs, while able to achieve synchronization signal, and therefore, the divider is widely used. The design of application software development platform, the use of VHDL language programming odd integer divider design, the design is implemented in an even integer divider 0,2,4,6,8,10,12,14 design and 1,3,5,7,9,11,13,15 odd integer divider design. The simulation results verify the correctness of the design. Key words: FPGA; divider; VHDL language；Quartus Ⅱ 目 录 摘 要 I Abstract II 第一章 绪论 1 1.1 课题来源 1 1.2 选题的意义和目的 2 1.3 课题研究现状 3 1.4 本文组织结构 4 第二章 EDA技术 6 2.1 FPGA技术 6 2.2 Quartus Ⅱ软件简介 7 2.3 VHDL语言 8 2.3.1 VHDL简介 8 2.3.2 VHDL特点 9 2.3.3 VHDL组成 10 第三章 奇偶分频器设计与仿真 12 3.1 偶数分频 12 3.1.1 原理分析 12 3.1.2 设计与仿真 12 3.2 奇数分频 17 3.2.1 原理分析 17 3.2.2 设计与仿真 18 第四章 系统设计 23 4.1 设计的任务 23 4.2 系统设计 23 4.3 其余模块设计 27 4.3.1 encoder_12模块 27 4.3.2 mux21模块 29 4.3.3 数码管显示驱动模块 30 第五章 下载与测试 35 5.1 BTYG-EDA实验概述 35 5.2 BTYG-EDA实验开发系统特点 35 5.3 引脚分配 35 5.4 验证 36 第六章 结论与展望 37 6.1 结论 37 6.2 展望 37 参考文献 39 致谢 40 绪论 课题来源 分频器数字系统设计中，，等占空比，非等占空比由器或器的级联形式的偶数分频等占空比的奇数分频，占空比的奇数分频。VHDL硬件语言，通过Quartus，Altera公司的FPGA，一种满足用的分频器 在传统的FPGA设计方法中，为了能够实现等占空比的奇数分频，通常采用通过对输入频率进行二倍频的电路，以及对倍频后的频率F进行偶数分频，这样就能够降低设计电路的最高工作频率，提高对硬件的要求。本设计在不改变设计要求的前提下，通过对常规的设计方法进行适当的改进，实现了在不需要对输入频率进行二倍频的条件下实现等占空比分频，并且更好的利用了频率资源，同时降低了设计的复杂性[4]。 课题研究现状 在数字逻辑电路设计中，分频器是一种基本电路，通常用来对某个给定频率的时钟进行分频，得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模N计数器实现，即随驱动时钟跳变N次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。模N计数器的进位脉冲的宽度一般与驱动时钟相同，这对于边沿驱动的时序逻辑并不会带来什么问题。但是在