复杂的可编程逻辑器件(CPLD).ppt

4、复杂的可编程逻辑器件（CPLD） 随着集成工艺的发展，PLD的集成规模已经有了 很大的改变。CPLD就是一种集成度远远高于PAL和 GAL的电路。 CPLD有两大类： 基本结构的CPLD----仍然保持GAL的特点，与阵 列加宏单元结构。主要是规模扩大，其次在相邻乘积 项的利用、触发器结构方面也有所改进。 分区阵列结构的CPLD----将整个器件划分为若干 个区域，每个区域相当于一个GAL，通过全局互连总 线将各个区域连接起来。 下面介绍一下分区阵列结构的几种形式。 分区阵列结构有以下几种形式： 通用互连阵列UIM结构 多阵列矩阵MAX结构 灵活逻辑单元阵列FLEX结构 其他结构形式 CPLD举例 （以FLEX结构的EPF10K20为例） LE逻辑单元----最小的逻辑单位 逻辑阵列块LAB 由8个LE及控制、互连、级联进位信号组成。 嵌入阵列块EAB 由输入输出端带有寄存器的 RAM / ROM 组成。 CPLD的主要特点： 可重复编程、擦除或配置数据。 采用多种存储器类型EPROM、E2PROM、FLASH 和SRAM等，高（密度、速度、可靠性），低功耗。 内部时间延迟固定、可预测，易消除冒险竞争。 有多级加密位，具有较好的必威体育官网网址性。 5、现场可编程门阵列 FPGA FPGA是另一种高密度PLD芯片。它由三个可编程 模块组成，编程的结果存放在一个SRAM中，所以需要 上电时下载编程数据。 FPGA三个模块之间的关系如下： 下面简单介绍FPGA的三种模块 可配置逻辑模块CLB 可编程 I/O 模块 （IOB） 可编程内部互连资源（ICR） FPGA的特点： 采用SRAM编程技术，高（密度、速度、可靠性）， 低功耗。但每次上电后要重新写入编程。 结构灵活，CLB、IOB和ICR均可编程，便于实现 各种组合和时序逻辑电路。 不同延时的内部连线混合使用，使传输延时不可 预测。 FPGA和CPLD的设计编程都有相应的软件平台，可以方便地完成以下几个功能： 设计输入 用逻辑图或硬件描述语言 前仿真 布局布线前，先验证电路功能是否有效。 编译 将高层行为设计转为底层网表数据。 优化 简化电路规模。 布局布线 针对FPGA或CPLD作出具体规划设计。 后仿真 根据实际布局布线的RC参数再次验证电路 功能、时序。 编程 对芯片进行实际连线。 附加说明：VHDL硬件描述语言 硬件描述语言（HDL=Hardware Description Language ) 是一种用来描述硬件电路功能的规范性语言。 它和编写计算机程序所用的高级语言十分相似。有源文 件，可编译成编程数据，有库资源可供利用。 用HDL设计逻辑电路已成为一种崭新的硬件电路设 计方法。 硬件描述语言有多种形式，互不兼容。由美国国防 部设计的VHDL语言是最具代表性的，已成为一种标准 的硬件描述语言。 用VHDL设计硬件电路有许多优点，如比原理图容 易阅读、表达形式简单、易于修改、易于保存，便于借 用已有设计（库调用）， 等等。 学习VHDL语言的语法格式、规则有专门的课程，也可以自己看书学习。希望同学们有时间关心一下有关这方面的内容。 下面举一个简单的例子，说明用VHDL 描述硬件电路的方法。 例如：用VHDL语言定义一个二选一数据 选择器。 返回 返回 返回 * * * * * * *