小时计时器FPGA.doc

课程设计任务书 学生姓名： 专业班级： 指导教师： 工作单位：题 目: 通信工程应用技术课设——FPGA 设计任务与要求 设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用。电子钟要求如下： （１）计时功能：4位LED数字时钟对当前时间的小时和分钟进行显示，显示的最长时间为23小时59分。 （２）设置并显示新的闹钟时间：用户先按“set”键，再用数字键“0”～“9”输入时间，然后按“alarm”键确认。在正常计时显示状态下，用户直接按下“alarm”键，则已设置的闹钟时间显示在显示屏上。 （３）设置新的计时器时间：用户先按“set”键，再用数字键“0”－“9”输入新的时间，然后按“time”键确认。在输入过程中；输入的数字在显示屏上从右到左依次显示。例如，用户要设置新的时间 12：00，则按顺序输入“l”，“2”，“0”，“0”键，与之对应，显示屏上依次显示的信息为：“1”，“12”；“120”，“1200”。如果用户在输入任意几个数字后较长时间内，例如5秒，没有按任何键，则计时器恢复到正常的计时显示状态。 （４）闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声； 三．时间安排： 序号 阶段内容 所需时间 1 查阅相关资料，了解基本原理 2天 2 编写程序，实现功能要求 3天 3 撰写报告 1天 4 答辩 1天 合计 7天 指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日 目录 摘 要FPGA）作为硬件基础，对闹钟系统进行电路设计。本文的研究目的也是利用EDA技术来实现带闹钟功能的24小时计时器。分别介绍发展历史、发展动态、设计思路、系统原理、系统功能分析、系统结构、各个模块分析与设计以及主要工作过程，并且经实际电路测试与仿真从而实现了一种基于FPGA的精确可靠的数字闹钟系统。 关键字：VHDL, QuartusII, FPGA, 闹钟 Abstract The design is based on the analysis of the alarm system and its functions, using top-down design approach to field programmable gate array (FPGA) as a hardware foundation, on the alarm system circuit design. Purpose of this paper makes use of EDA techniques to achieve the alarm clock function with the 24-hour timer. The paper introduces the research background, the development history, the development tendency, the research mentality, the system principle the system function analysis, the system structure, each module analysis principle, the system function analysis, the system structure, each module analysis and the design as well as the prime task process separately. And by the actual circuit testing and simulation in order to achieve an accurate and reliable based on the number of FPGA alarm system. Key words: VHDL, QuartusII, FPGA, alarm clock 1绪言 1.1课题的研究背景及意义 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路，发展到超大规模集成电路（VLSIC，几万门以上）以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯