山西大同大学EDA技术复习题.doc

选择题： 以下关于信号和变量的描述中错误的是( ) 信号是描述硬件系统的基本数据对象，它的性质类似于连接线 信号的定义范围是结构体、进程 除了没有方向说明以外，信号与实体的端口概念是一致的 在进程中不能将变量列入敏感信号列表中 以下关于状态机的描述中正确的是( ) Moore型状态机其输出是当前状态和所有输入的函数 与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 Mealy型状态机其输出是当前状态的函数 以上都不对 下列标识符中，( )是不合法的标识符。 PP0 END Not_Ack sig 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是( )。 CPLD即是现场可编程逻辑器件的英文简称 CPLD是基于查找表结构的可编程逻辑器件 早期的CPLD是从GAL的结构扩展而来 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构 综合是EDA设计流程的关键步骤，在下面对综合的描述中，( )是错误的。 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 嵌套使用IF语句，其综合结果可实现( )。 带优先级且条件相与的逻辑电路 条件相或的逻辑电路 三态控制电路 双向控制电路 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( )。 if clkevent and clk = ‘1’ then if falling_edge(clk) then if clk’event and clk = ‘0’ then if clk’stable and not clk = ‘1’ then 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是( )。 PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 敏感信号参数表中，应列出进程中使用的所有输入信号 进程由说明部分、结构体部分、和敏感信号参数表三部分组成 当前进程中声明的变量也可用于其他进程 下列语句中，不属于并行语句的是( ) 进程语句 CASE语句 元件例化语句 WHEN…ELSE…语句 VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库( ) IEEE库 VITAL库 STD库 WORK库 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述( )。 器件外部特性 器件的综合约束 器件外部特性与内部功能 器件的内部功能 嵌套的IF语句，其综合结果可实现( )。 条件相与的逻辑 条件相或的逻辑 条件相异或的逻辑 三态控制电路 在一个VHDL设计中，idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 idata = ; idata = b”0000_1111”; idata = X”AB”; idata = B”21”; 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( )。 if clk’event and clk = ‘1’ then if falling_edge(clk) then if clk’event and clk = ‘0’ then if clk’stable and not clk = ‘1’ then 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于( ) ROM CPLD FPGA GAL 综合是EDA设计流程的关键步骤，在下面对综合的描述中，( )是错误的。 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；