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§7.1 概述 §7.2 组合逻辑电路的分析方法 §7.3 组合逻辑电路的设计 §7.4 常用组合逻辑电路 §7.5 组合逻辑电路中的竞争—冒险现象 §7.4 常用组合逻辑电路 图7-25? 4选1数据选择器的逻辑图和逻辑符号 §7.4 常用组合逻辑电路 例7-6 用74LS153设计一个8选1数据选择器。 图7-26 双4选1数据选择器74LS153设计的8选 1数据选择器电路连接图 §7.4 常用组合逻辑电路 §7.4 常用组合逻辑电路 图7-27 有使能端控制的8选1数据选择器的电路连接图 §7.4 常用组合逻辑电路 当 =1时，输出Y=0，数据选择器不工作。 当 =0时，数据选择器工作。其输出为 §7.4 常用组合逻辑电路 图7-28 8选1数据选择器CT74LS151的逻辑符号 §7.4 常用组合逻辑电路 表7-14 8选1数据选择器CT74LS151的逻辑功能表 D7 1 1 1 0 D6 0 1 1 0 D5 1 0 1 0 D4 0 0 1 0 D3 1 1 0 0 D2 0 1 0 0 D1 1 0 0 0 D0 0 0 0 0 1 0 × × × 1 Y A0 A1 A2 输 出 输 入 §7.4 常用组合逻辑电路 8选1数据选择器CT74LS151的输出逻辑函数Y为 当 =1时，输出Y=0，数据选择器不工作。 当 =0时，数据选择器工作。其输出为 §7.4 常用组合逻辑电路 7.4.4 加法器 1．1位加法器 实现1位二进制数之间加法运算的电路称为1位加法器。 §7.4 常用组合逻辑电路 （1）半加器 只考虑两个一位二进制数的相加，而不考虑来自低位的进位数的运算电路，称为半加器。 表7-15 半加器真值表 0 0 1 0 1 0 0 1 0 0 0 1 1 0 1 1 S CO A B ? §7.4 常用组合逻辑电路 （2）全加器 两个一位二进制数相加时，不仅要考虑本位相加，若还要考虑来自低位的进位数的运算电路称为全加器。 表7-16 全加器真值表 0 ?0 1 ?0 1 ?0 0 ?1 1 ?0 0 ?1 0 ?1 1 ?1 0? 0 0 0 ?0 1 0? 1 0 0? 1 1 1? 0 0 1? 0 1 1? 1 0 1? 1 1 S CO A B Ci §7.4 常用组合逻辑电路 图7-29 半加器逻辑图及逻辑符号 图7-30 全加器逻辑变量的卡诺图 §7.4 常用组合逻辑电路 ? ? §7.4 常用组合逻辑电路 选择用与非门来搭建电路，利用摩根定理改写上式为 §7.4 常用组合逻辑电路 图7-31 全加器的逻辑电路图和逻辑符号 §7.4 常用组合逻辑电路 （7-4） （7-5） （7-6） §7.4 常用组合逻辑电路 （7-7） （7-8） （7-9） §7.4 常用组合逻辑电路 图7-12 74LS148逻辑图和逻辑符号 §7.4 常用组合逻辑电路 （7-10） （7-11） （7-12） （7-13） （7-14） §7.4 常用组合逻辑电路 表7-7 74LS148优先编码器功能表 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1 0 × 0 0 1 1 0 1 1 1 1 1 1 0 × × 0 0 1 0 0 1 1 1 1 1 0 × × × 0 0 1 1 1 0 1 1 1 0 × × × × 0 0 1 0 1 0 1 1 0 × × × × × 0 0 1 1 0 0 1 0 × × × × × × 0 0 1 0 0 0 0 × × × × × × × 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 × × × × × × × × 1 输 出 变 量 输 入 变 量 §7.4 常用组合逻辑电路 7.4.2 译码器 译码是编码的逆过程。 将每个二进制代码转换成为一个特定的输出信号。实现译码功能的电路称为译码器。 译码器有n个输入信号和N个输出信号，如果满足N=2n，就称全译码器，也称二进制译码器； 如果满足N＜2n，称部分译码器，如二—十进制译码器、显示译码器等。 §7.4 常用组合逻辑电路 1．3线—8线译码器 译码器有3个输入端，8个输出端，故称之为3线—8线译码器。 图7-