三维集成电路测时间的优化方法研究.pdf

三维集成电路测试时间的优化方法研究 摘 要 随着集成电路技术的飞速发展和制造工艺的不断进步，片上系统中集成的知识 产权核（Intellectual Property，IP ）数目的增多使得芯片的内连线长度急剧增长，过长 的内连线严重影响了集成电路（Integrated Circuits，ICs ）的性能，阻碍ICs 的继续发 展。三维集成电路（Three-dimensional Integrated Circuits，3D ICs ）的出现彻底解决了 传统电路发展的瓶颈。3D ICs 是在多层芯片内采用硅直通（Through-silicon vias ， TSVs ）技术垂直互连的立体集成电路。由于垂直连线的方式取代了早期印制电路板 （Printed circuit board，PCB ）采用的边缘走线的方式，使得3D ICs 的内连线长度可 以大大缩短，降低了传输时延和传输功耗，增加了系统的封装密度，并且可以将不 同应用的芯片封装在一起，即使某层硅片出现了故障也可以单独对其修复，提高了 系统的可维护性，因此 3D ICs 产业是将来集成电路产业发展的一个新趋势。 集成电路的发展有三个不可分割的组成部分：设计方法、制造方法以及测试方 法。由于集成电路规模的增大，测试问题变得越来越复杂。为了降低测试难度，要 尽可能简化测试。因此很多人把测试问题加入到前期设计阶段，在设计过程中充分考 虑到后期的测试，提出了可测性设计的思想。采用可测性设计可以大大减少测试代 价，降低测试难度。本论文主要针对的是 3D ICs 的可测性设计来研究的，主要工作 如下： 1、简要介绍了集成电路的发展趋势以及三维集成电路的技术背景和研究动态， 并就三维集成电路中圆片的测试、TSVs 的测试以及可测性设计等方面做了相关介绍。 2 、提出了一种三维片上网络（Three-dimensional Network on Chip，3D NoC ）的 测试时间优化解决方案。对 IP 核粗粒度划分，根据封装前 IP 核的测试时间，为各层 芯片选择合适的 IP 核，使得每层芯片上的 IP 核总的测试时间最为接近；再利用整数 线性规划和随机舍入的方法，在总的数据位宽限制下，再次为每层芯片分配合适的 测试访问机制数据线宽度，进一步减小各层芯片上 IP 核的测试时间。实验结果表 明，本方案采用的可测性设计方法可以大幅度降低芯片的测试时间。 3 、提出一种在引脚和功耗限制下三维片上系统（Three-dimensional System on Chip，3D SoC ）绑定前的测试方法。对IP 核细粒度划分，将每个 IP 核的触发器数均 衡划分到各层芯片上，利用TSVs 进行互连，并设计出适用于三维架构的IP 核的扫描 链，同时在功耗和引脚的限制下对 IP 核进行测试调度。实验结果表明，该方法使得 芯片的测试时间获得大幅度降低的同时对功耗的需求很小。 关键词：三维片上系统；三维片上网络；测试；测试时间；三维扫描链 The Research on Optimizing the Test Time on three-dimensional Integrated Circuits ABSTRACT With the rapid development and manufacturing process continuous improvement of integrated circuit technology, the number of IP cores on a chip is growing fast so that the interconnects are increasing sharply. The overlong interconnects impact on the performance of ICs seriously and hamper its further improvement. The appearance of 3D ICs solved