西安交通大学计算机组成原理专题实验(上)第二次实验报告.pdf

计算机组成原理专题实验报告（二） 学生姓名 专业/班级 计算机11 班 学 号 所在学院 电信学院 指导教师 姜欣宁 提交日期 2013 年12 月5 日 计算机组成原理专题实验（二） ——三级时序电路模块的设计和仿真分析 1.实验目的 了解和掌握时序电路的产生方法，进行“时序”的定量分析训练。 2.实验要求 写出实现以上功能的VHDL 代码并反映出设计思路（利用流程图、状态图等）； 对三级时序的仿真波形进行定量分析，并且优化波形（如“毛刺”、信号的同步）； 记录设计和调试过程，包括：出现了什么问题（截图）及如何解决的等。 3.实验原理 在时序部件设计过程中，假设一条指令的执行需要四个机器周期，每个机器周期 又分成四个时钟周期，在一条指令执行完成之后，空余一个时钟周期作为一条指 令执行完成之后的缓冲也可以表明一条指令执行完成。因此一条指令的执行周期 共有 17 个时钟周期，在编码中定义一个临时信号矢量 temp: out std_logic_vector(16 downto 0);用信号矢量状态来表征 17 个时钟周期中的周 期；例如：当时钟周期处于第一个时钟状态，接下来要进入第二个时钟状态，可 以用下面的语句进行表示： when 00000000000000001 = temp = 00000000000000010; 对程序中的一些信号进行说明： Machine_t1 Machine_t2 Machine_t3 Machine_t4 ： 分别表示一条指令执行的四个机器周期。 Machine_t1_t1 Machine_t1_t2 Machine_t1_t3 Machine_t1_t4 :分别表示一条指令执行的第一个机器周期中的四个时钟周期。 与此类似的信号含义依此类推。 Temp ：临时的信号矢量，在遇到clk 信号上升沿时，temp 信号矢量发生变化。 if (clkevent and clk = 1) then case temp is when 00000000000000000 = temp = 00000000000000001; when 00000000000000001 = temp = 00000000000000010; when 00000000000000010 = temp = 00000000000000100; 4.设计思路与源代码 4.1 实验内容 设计产生三级时序的模块（控制器用）；参考图形见图1。 图1 4.2 实验思路 在设计存储器的读写周期时，要根据存储器的外特性来合理安排各个信号出现的 次序，只有这样，才能使存储器工作在正常的状态。如下图2是IS61LV25616AL 的 一个读周期： 图2 4.4 程序流程图 4.4 源代码（去除毛刺和上升沿对齐后，修改部分标有下划线） library ieee; use ieee.std_logic_1164.all; entity timer is port ( clk: in std_logic; rs : in std_logic; instruction_t: out std_logic; machine_t1: out std_logic; machine_t2: out std_logic; machine_t3: out std_logic; machine_t4: out std_logic; machine_t1_t1: out std_logic; machine_