纳米级工艺对物理设计的影响-中国计算机学会.PDFVIP

纳米级工艺对物理设计的影响 赵继业 杨旭 摘要：随着微电子技术的进步，超大规模集成电路（VLSI）的特征尺寸已经步入纳米范围。纳米级工艺存在着 很多不同于以往微米、亚微米工艺的特点，因此为制造和设计都带来了很多难题，诸如光刻、漏电功耗、可制 造性设计、芯片在片参数波动等，为了保证设计的进度和质量，就必须针对这些特点进行深入分析，并建立全 新的分析设计方法和手段。 关键词：纳米级工艺；超大规模集成电路；芯片在片波动；物理设计 1 纳米级工艺的优势 当前超大规模集成电路特征尺寸已缩至深亚微米，给集成电路的发展带来了许多巨大的挑 战。器件特征尺寸的不断缩小，已经逐步进入纳米尺度的范围，微电子技术的发展模式也已经 逼近了材料、技术、器件，以及其他宏观物理规律的适用极限，使集成电路芯片的制造和设计 遇到了很多难题。业界之所以不惜高昂代价持续开发纳米级工艺，主要的目的是为了降低单位 功能部件所占面积和功耗，从而为进一步提高集成电路的性价比开辟空间。 从迈入深亚微米的 180nm 工艺开始，集成电路经历了 130nm、90nm、65nm，到目前正趋 于实用的 45nm 工艺，每一代工艺大体上将有效沟道长度降到前一代的 0.7 倍，单位数目器件所 占平均面积降为原来的 1/2。芯片在生产时的主要成本来自芯片的面积，工艺进步所带来的面积 降低就满足了人们降低成本的需求 ，毕竟在主流的消费类电子领域成本是占据主导地位的；同 时，工艺的进步也能够在相同的面积上集成更多的逻辑器件，也就意味着能够提供更多的功能。 过大的芯片面积将会使得生产成品率急剧降低，最终，直接影响芯片产品的价格。因此，在开 发新工艺方面，降低面积始终是作为第一主导因素存在的。 随着加工尺寸的缩小，芯片的各种参数都在发生着变化，而电学指标中的工作电压也随之 降低，这带来的直接影响就是芯片总功耗的降低。芯片的功耗主要有三个组成部分：静态功耗 （Static Power，也称为漏电功耗——Leakage Power ）、内部功耗（Internal Power ）和翻转功耗 （Switching Power）。这三者都与工作电压有着直接的联系，大体上可以认为与电压的平方成正 比。每一次工艺的改变都伴随着芯片工作电压的进一步降低，从 180nm 工艺的 1.8V 到 65nm 的 1.0V，虽然不像芯片尺寸缩小得那么明显，但也无疑大大缓解了芯片总功耗的压力。同时，芯 片特征尺寸的缩小也降低了芯片内晶体管及互连线的负载，使得动态功耗（内部功耗加上翻转 功耗）进一步降低。就互连线而言，线宽和线高度的缩小，减小了横截面积，这么做虽然增加 了电阻，但是对于各个表面的平板电容值都减小了很多，而且由于芯片面积的缩小，互连线的 长度必然缩小，使得互连线的总负载（电容、电阻）减小。而对晶体管来说，栅氧化硅层（以 下简称栅氧层）厚度减少使得单位面积的漏电流变大，栅与衬底之间的电容变大，但是栅面积 也同时在缩小，总体而言还是芯片总功耗降低的效果更大一些。这意味着可以使用成本更低的 封装及散热设备，也意味着芯片具有更高的稳定性和可靠性。 2 纳米级工艺的技术发展 纳米级工艺与过去的微米及亚微米工艺相比较，主要的工艺特点体现在以下几个方面： 1．采用光刻修正 当半导体工业步入到深亚微米阶段后，设计的规模越来越大，复杂度越来越高。从 180nm 技术节点开始，制造工艺中更采用了“亚波长光刻(Sub-Wavelength Lithography) ”技术。以半导 体工业发展路线图上的 90nm 和 65nm 节点为例，采用的光源波长为 193nm，而所制造产品的特 征尺寸还不到光源波长的一半。集成电路的特征尺寸接近曝光系统的理论分辨率极限，光刻后 在硅圆片表面成像将产生明显的畸变，从而导致光刻图形质量的严重下降，这一现象预计将持 续到 32nm 节点以后，如图 1 所示。 图1. 光刻导致图形畸变 为了解决“亚波长光刻”所带来的问题，业界提出并采用了分辨率增强技术（RET ，Resolution Enhancement Technology ），这其中主要包括了离轴照明（OAI，Off-Axis Illumination ）、光学邻 近校正（OPC，Optical Proximity Correction ）、移相掩模（PSM ， Phase Shifted Mask ）、次分辨 率辅助图形（Su