《8.20电子时钟设计》.ppt

8.20 电子时钟设计 设计要求 设计一个电子时钟。 要求可以显示时、分、秒。 用户可以设置时间。 系统组成 系统可以分为以下模块： 1. 10进制可预置计数器模块 2. 6进制可预置计数器模块 3. 24进制可预置计数器模块 4. LED译码模块 系统组成方框图 1. 10进制可预置计数器模块 时钟由时、分、秒组成，分、秒都为60进制。 由于需要使用LED显示时间，所以采用的计数器应该是10进制的，从而方便译码模块的通用。 而60进制计数器可以由10进制计数器和6进制计数器组成。 2. 6进制可预置计数器模块 要组成一个可预置的60进制计数器，还需要一个6进制的计数器， 使用10进制的进位作为6进制的计数器的时钟信号可以组成一个60进制的计数器。 24进制可预置计数器模块 时钟的小时是24进制的，所以必须设计一个24进制的可预置计数器。 显然，24进制计数器不可以使用6进制计数器和4进制计数器组成， 因为这样做的24进制计数器将给译码带来麻烦。 4. 译码显示模块 一共有6个LED需要显示，所以需要6个译码模块。 电子时钟设计与仿真 10进制计数器VHDL程序 --文件名：counter10.vhd。 --功能：10进制计数器，有进位C --最后修改日期：2004.3.20 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter10 is Port ( clk : in std_logic; reset : in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0); c:out std_logic); end counter10; architecture Behavioral of counter10 is signal count : std_logic_vector(3 downto 0); begin dout = count; process(clk,reset,din) begin if reset=0then count = din ; c=0; elsif rising_edge(clk) then if count = 1001 then count = 0000; c=1; else count = count+1; c=0; end if; end if; end process; end Behavioral; 10进制计数器仿真 6进制计数器VHDL程序 --文件名：counter6.vhd。 --功能：6进制计数器，有进位C --最后修改日期：2004.3.20 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter6 is Port ( clk : in std_logic; reset : in std_logic; din : in std_logic_vector(2 downto 0); dout : out std_logic_vector(2 downto 0); c:out std_logic); end counter6; architecture Behavioral of counter6 is signal count : std_logic_vector(2 downto 0); begin process(clk,reset,din) begin if reset= 0 then count = din; c=0; elsif rising_edge(clk) then if count=101 then count=000; c=1; else count=count+1; c=0; end if; end if; end proc